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PCIE 3.0 简介及信号和协议测试方法 安捷伦科技（中国）有限公司：李凯 一、前言 PCI Express （简称PCIE）总线是PCI 总线的串行版本，其采用多对高速串行的 差分信号进行高速传输，每对差分线上的信号速率可以是1 代的2.5Gbps、2 代的 5Gbps 以及现在正逐渐开始应用的3 代8Gbps 。 PCIE 标准是由PCI-SIG 组织制定，自从推出以来，1 代和2 代标准已经在PC 和 Server 上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。 出于支持更高总线数据吞吐率的目的，PCI-SIG 组织在2010 年制定了PCIE 3.0，即 PCIE 3 代的规范。目前，PCIE 3.0 已经开始出现在一些高端的Server 上，而在普通 PC 上的应用也是指日可待。 那么PCIE 3.0 总线究竟有什么特点？对于其测试有什么特殊的地方呢？我们这 里就来探讨一下。 二、PCIE 3.0 简介 1、信号速率的变化 首先我们看一下制定PCIE 3 代规范的目的，其目的主要是要在现有的FR4 板 材和接插件的基础上提供比PCIE 2 代高一倍的有效数据传输速率，同时保持和原 有1 代、2 代设备的兼容。别看这是个简单的目的，但实现起来可不容易。 我们知道，PCIE 2 代在每对差分线上的数据传输速率是5Gbps，相对于1 代提 高了1 倍；而3 代要相对于2 代把速率也提高一倍，理所当然的是把数据传输速 率提高到10Gbps。但是就是这个10Gbps 把PCI-SIG 给难住了，因为PC 和Server 上出于成本的考虑，普遍使用便宜的FR4 的PCB 板材以及廉价的接插件，无论采 用什么技术都很难保证10Gbps 的信号还能在原来的信号路径上可靠地传输很远的 距离（典型距离是15～30cm ）。因此PCI-SIG 最终决定把PCIE 3 代的数据传输速率 定在8Gbps 。但是8Gbps 比着2 代的5Gbps 并没有高一倍，所以PCI-SIG 决定在3 代标准中把在1 代和2 代中使用的8b/10b 编码去掉。我们知道，在PCIE 1 代和2 代中为了保证数据的传输密度、直流平衡以及内嵌时钟的目的，每8bit 数据会编 码成10bit 数据传输。因此，5Gbps 的实际有效数据传输速率是5Gbps ×8b/10b ＝ 4Gbps 。这样，如果在PCIE 3 代中不使用8b/10b 编码，其有效数据传输速率就能 比着2 代的4Gbps 提高1 倍。但是这样问题又来了，数据如果不经编码传输很难 保证数据传输密度和直流平衡，接收端的时钟恢复电路也很容易失锁，于是PCIE 3 代里面采用了扰码的方法，即数据传输前先和一个多项式进行异或，这样传输链路 上的数据就看起来比较有随机性，到了接收端再用相同的多项式把数据恢复出来。 通过上述方法，PCIE 3 代可以用8Gbps 的传输速率实现比2 代的5Gbps 高1 倍的数 据传输速率。 2、发送端的变化 但是问题远没有结束，即使数据速率只有8Gbps，要在原有的廉价PCB 和接插 件上实现可靠传输也还要解决一些新的问题。其中最大的问题是信号的损耗，FR4 板材对信号高频成分有很大衰减，而信号速率越高，其高频成分越多，所以衰减也 就更厉害。下图是不同速率的信号经过10 英寸的FR4 板材的PCB 传输以后信号的 眼图，我们可以看到8Gbps 的信号在接收端基本上看不到眼图了，更不要说进行 有效的数据接收。 为了解决这个问题，在PCIE 的1 代和2 代中使用了去加重 （De-emphasis ）技 术，即信号的发射端（TX ）在发送信号时对跳变bit （代表信号中的高频成分）加 大幅度发送，这样可以部分补偿一下传输线路对高频成分的衰减，从而得到比较好 的眼图。 PCIE 1 代中采用了－3.5db 的去加重，PCIE 2 代中采用了－3.5db 和－6db 的去 加重， 而对于3 代来说，由于信号速率更高，需要采用更加复杂的2 阶去加重技 术。即除了跳变bit 增大幅度发送（De-emphasis ）以外，在跳变bit 的前1 个bit 也要增大幅度发送，这个增大的幅度通常叫做Preshoot。 为了应对复杂的链路环境，PCIE 3 代中规定了共11 种不同的Preshoot 和De- emphasis 的组合 （Prese