第十五讲 时序逻辑电路的设计(精品·公开课件).ppt

第十五讲 时序逻辑电路的设计 主要内容： 一、同步时序逻辑电路设计 二、异步时序逻辑电路设计 三、集成计数器 四、顺序脉冲发生器 * * 福建农林大学计算机与信息学院 结束 放映 分析复习 分析下图所示的时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出函数，，画出电路的状态表和转移图，并说明电路能否自启动。 引例 1 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。 状态化简 2 状态分配 3 已经最简。 已是二进制状态。 建立原始状态图 4 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出函数Y： 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态111代入状态方程计算： 可见111的次态为有效状态000，电路能够自启动。 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 一、同步时序逻辑电路的设计 设计步骤： 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110 例 1 建立原始状态图 S0 S1 S2 S3 设电路开始处于初始状态为S0。 第一次输入1时，由状态S0转入状态S1，并输出0； 1/0 X/Y 若继续输入1，由状态S1转入状态S2，并输出0； 1/0 如果仍接着输入1，由状态S2转入状态S3，并输出1； 1/1 此后若继续输入1，电路仍停留在状态S3，并输出1。 1/1 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。 0/0 0/0 0/0 0/0 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。 状态化简 2 状态分配 3 所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。 S0=00S1=01S2=10 4 选触发器，求时钟、输出、状态、驱动方程 选用2个CLK下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取： 输出函数 状态方程 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态11代入输出函数和状态方程计算： 电路能够自启动。 例 设计一个异步时序电路，要求如右图所示状态图。 4 选触发器，求时钟、输出、状态、驱动方程 选用3个CLK上升沿触发的D触发器，分别用FF0、FF1、FF2表示。 输出函数 二、异步时序逻辑电路的设计 异步时序逻辑电路的设计过程与同步时序逻辑电路的设计过程基本相同。惟一不同的是，在设计异步时序逻辑电路时，要为各个触发器选择时钟脉冲信号。 次态卡诺图 时钟方程： FF0每输入一个CLK翻转一次，只能选CLK。 选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF1在t2、t4时刻翻转，可选Q’0。 FF2在t4、t6时刻翻转，可选Q’0。 电路图 5 检查电路能否自启动 6 将无效状态110、111代入输出函数和状态方程计算： 电路能够自启动。 特性方程： 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ···· 三、集成计数器 1、集成同步二进制计数器 ①CR’=0时异步清零。 ②CR’=1、LD’=0时同步置数。 ③CR’=LD’=1且CLKT=CLKP=1时，按照4位自然二进制码进行同步计数。 ④CR’=LD’=1且CLKT·CLKP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CLK脉冲