数字集成电路设计课件-第五章541-542.ppt

Buffer Design 1 1 1 1 8 64 64 64 64 4 2.8 8 16 22.6 N f tp 1 64 65 2 8 18 3 4 15 4 2.8 15.3 例5.8 引入缓冲器级的影响 无缓冲器的设计、两级缓冲器以及优化的反相器链对于不同F值所对应的tp,opt/tp0值（γ=1） 驱动较大负载时，采用反相器链可达到明显加速效果 5.15 确定反相器链尺寸 a. 为通过一最小尺寸反相器（Ci=10fF）驱动一大电容（CL=20pF），引入两级缓冲器，如图5.12所示。设最小尺寸反相器传输延时为70ps，且逻辑门的输入电容与其尺寸成正比。确定两级缓冲器的尺寸及反相器链最小延时。 b. 如可以加入任意多级反相器使延时最小，应加入几级？具体延时数值为多少（考虑自载效应）？ c. 解释方案a和方案b的优缺点 5.5 Power Dissipation Where Does Power Go in CMOS? 5.5.1 Dynamic Power Dissipation Energy/transition Power = Energy/transition * f = C L * V dd 2 * f Vin Vout C L Vdd Need to reduce C L , V dd , and f to