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第三章 Xscale系统结构 内容： Intel ARM架构系列产品 Xscale架构的结构特点 PXA250的结构使用方法 Xscale的开发和应用 3. 乘法/累加器MAC 流水线 在该流水线上执行所有的乘法/乘累加指令。MAC 不是一条真正流水线，该流水线的线数随着操作数的类型和操作类型而变化。该流水线只允许出现一条指令，不允许同时出现二条指令。当一条指令在M1或M2 操作时，同时还会占用相应的X1 和X2 级流水线。 3.2.2 Xscale乘法/累加器MAC 1. MAC部件 XScale 核新增了乘/累加MAC(Multiply Accumulator)部件，使原先需2个周期来完成的乘/累加操作，现只需1个周期就可完成，它由32位乘法和 Wallance Tree构成，并增加了一个40位累加器。 图4-3 乘/累加MAC 部件 为了适合多媒体应用。XScale 具有单指令多数据流SIMD(Single Instruction Multiple Data) 操作。针对多媒体中所需的高频率高吞吐量16位DSP特性（该也称为DSP 与强化多媒体DME(DSP and Multimedia Enhancement) 特性），XScale 提供了若干条SIMD指令。如MIAPH指令。 2. 单指令多数据流SIMD 图4-4 MIAPH 指令操作过程 3.2.3 Xscale的事件结构 XScale 的事件包括了复位、Reset、中断IRQ/快速中断FIQ和各类中止Abort。 XScale 把各种事件都作为异常来处理。 异常 异常类型 精确型 优先级 Reset 复位 否 1 FIQ 快速中断 否 3 IRQ 中断 否 4 外部指令 预取 是 5 指令MMU 预取 是 5 指令Cache 奇偶 预取 是 5 锁中止 数据 是 2 数据MMU 数据 是 2 外部数据 数据 否 2 数据Cache 奇偶 数据 否 2 软中断 软中断 是 6 未定义指令 未定义指令 是 6 调试事件 ? ? ? 表4-1 XScale 的异常 1. 异常类型 2. 预取中止 XScale 核的取指中止有指令MMU中止、指令访问时的外部中止和指令Cache奇偶出错等三类。故障地址寄存器FAR(Fault Address Register) 为CP15协处理器的寄存器R6，其保存着在一定条件下的产生中止时的地址；故障状态寄存器FSR(Fault Status Register) 为CP15 协处理器的寄存器R5，由硬件来更新；R14_ARORT（中止模式的链接寄存器）的值为中止指令的地址＋4。 表4-2预取中止 优先级 源 FSR[10,3:0] 域 FAR 最高 指令MMU异常 －地址变换故障 －域故障 －权限故障 上述故障由软件算出 0b10000 无效 无效 ? 外部指令出错异常 该异常出现在取指令Cache时，而超出存储器系统，对于PC×210/250处理器来说，表示为内部总线出错，因为设有信号引脚来产生外部存储器出错。 0b10110 无效 无效 最低 指令Cache奇偶出错异常 0b11000 无效 无效 3. 数据中止 XScale核中的数据中止可以分为精确型中止和非精确型中止。精确型数据中止的R14_ABORT总包含着产生中止的指令的PC（＋8）；而非精确型数据中止的R14_ABORT包含着下一条要执行指令的PC（＋4），但是不包含产生中止的指令的地址。在XScale中，精确型数据中止是可恢复的；而非精确型数据中止是不可恢复的。 表4-3数据中止 优先级 源 FSR[10,3:0] 域 FAR 高 ? ? ? ? ? ? ? ? ? ? ? ? 低 定位（对准） 0b000x1 无效 无效 MMU地址变换上外部中止 第一级 0b01100 无效 有效 第二级 0b01110 有效 有效 MMU地址变换 段 0b00101 无效 有效 页 0b00111 有效 有效 域 段 0b01001 有效 有效 页 0b01011 有效 有效 访问权限 段 0b01101 有效 有效 页 0b01111 有效 有效 锁中止 MMU锁操作（包括数据、指令的TLB），指令Cache锁操作 0b10100 无效 无效 非精确型外部