第一讲VHDL序设计语言.ppt

VHDL硬件描述语言 覃洪英 电子信息学院 办公室：主教604-2 电话: Email: hyqin@yangtzeu.edu.cn 参考教材 本数电实验理论课及实验操作所用教材： 《数字电路设计 · 仿真 · 测试》主编：佘新平 学习该课程的参考教材： VHDL或FPGA（介绍VHDL语言）方面的的书籍。 VHDL 的 历 史 VHDL 与VerilogHDL语言的主要区别 VerilogHDL是由GDA（Gateway Design Automation)公司于1983年末首创的，1995年成为IEEE标准。 VerilogHDL 在工业界通用些，而VHDL在大学应用较多。 VerilogHDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由； VHDL格式较严谨，其书写规则比VerilogHDL要繁琐些。 VerilogHDL和VHDL在行为抽象建模的覆盖面范围不同， VerilogHDL在系统级抽象方面要比VHDL略差一些，而在门级开关电路方面要强些。 VerilogHDL强调于集成电路的综合，VHDL强调于组合逻辑电路的综合。 VHDL程序的基本结构 VHDL程序的实体 LIBRARY IEEE; USE IEEE.STD_LOGIC.1164.ALL; ENTITY add8 IS PORT ( b : IN STD _LOGIC_VECTOR(7 DOWNTO 0); a : IN STD _LOGIC_VECTOR(7 DOWNTO 0); Ci : IN STD_LOGIC; Sum : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) Co : OUT STD_LOGIC ); END add8; ENTITY 设计时注意点 实体名与文件名要一样 文件存放位置 取名要规范 (实体名、端口信号名) 合理确定设计所需的端口信号 结构体中信号定义 位于关键字ARCHITCTURE和BEGIN之间，用于对结构内部 使用的信号，常数，数据类型，函数进行定义。 LIBRARY IEEE; USE IEEE std_logic_1164.ALL; ENTITY comparator IS PORT (a , b : IN std_logic_vector(7 downto 0); g : OUT std_logic); END comparator; ARCHITECTURE behavioral OF comparator IS BEGIN Comp: PROCESS (a, b) BEGIN IF a=b THEN G=‘1’; ELSE G=‘0’; END IF; END process comp; END behavioral; LIBRARY IEEE; USE IEEE std_logic_1164.ALL; ENTITY comparator IS PORT (a , b : IN std_logic_vector(7 downto 0); g : OUT std_logic); END comparator; ARCHITECTURE　dataflow　OF 　comparator　 IS BEGIN g=1 when (a = b) else0; END dataflow; 总结： 从例子可以看出，VHDL 语言由两部分组成：第1部分为实体说 明，第2部分为结构体。 (3) 配 置 用于在多构造体中的实体中选择构造体，例如，在做RS触发器的实体中使用了两个构造体，目的是研究各个构造体描述的RS触发器的行为性能如何，但是究竟在仿真中使用哪一个构造体的问题就是配置问题。 配置语句格式： CONFIGURATION 配置名 OF 实体名 IS [说明语句] END　配置名； 默认配置格式 CONFIGURATION 配置名 OF 实体名 IS FOR 选配构