VHDL实验__及答案.pptVIP

实验1 熟悉实验环境，完成下述实验内容： 2输入与门、 2输入或门、 2输入异或门及非门的设计。 D触发器的设计。 带有异步清零、异步置位功能的边沿JK触发器的设计。 1-1代码 非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY NOT IS PORT(A:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY NOT; ARCHITECTURE ART OF NOT IS BEGIN Y= NOT A; END ARCHITECTURE ART; 1-1代码 异或门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XOR2 IS PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY XOR2; ARCHITECTURE ART OF XOR2 IS BEGIN Y=A XOR B; END ARCHITECTURE ART; 1-2代码 D触发器的设计 library ieee; use ieee.std_logic_1164.all; entity d_chufa is port ( clk,d