第7章 约束与延分析.pptVIP

Xilinx公司的管脚约束文件.ucf文件的语法规则： 通用规则： .ucf文件对于大小写敏感， 也就是是说同一单词的大小写不同表示不同的含义，标识符必须与代码中的名字一致。但是约束中的关键字对大小写不敏感。 语句以分号结尾，一个语句可以多行表述。 语句之间不分先后次序，不过建议管脚约束顺序与代码中管脚列表顺序一致。 采用“#”或者“ ”的方式来进行注释 输出模型。任何一个CPLD/FPGA在系统中都不是单独存在的，而CPLD/FPGA的时序不仅仅只是内部的时序模型，同样它可以驱动下一级芯片，从而产生一个新的时序模型 当对Clock-to-PAD路径进行时序约束时，需要电路设计工程师、CPLD/FPGA工程师和布局布线工程师共同决定信号在Clock-to-PAD路径的延时、信号在PCB板上的延时以及接收端芯片可承受的延时容限各为多少，最后以文档的形式确定时序约束。 时钟到输出延时 当时钟到达一个触发器并成功地采样到数据端的数据的时候，并不会立即就表现在输出端上，这之间会有一段延时时间，叫做时钟到输出延时时间 一般用 Tco表示。 传播延时 数据从寄存器出来以后，到达下一级寄存器之间的逻辑和布线延迟，就叫做传播延时 一般使用Tpd 表示。 如果slack为负，数据保持时间不够，主要是由于数据路径延时大于时钟延时而造成的。 从建立时间来来考虑，最坏的情况是slack是一个时钟周期减