第12章allab库.ppt

第12章 AltLab库 12.1 Signal Compiler模块 12.2 Subsystem Builder模块 12.1 SignalCompiler模块 SignalCompiler模块是DSP Builder的心脏。其主要功能如下： ● 将Simulink设计转变成可综合的RTL级VHDL代码。 ● 产生VHDL testBenches。 ● 将Simulink仿真激励输出给VHDL testbenches，并且产生ASCII格式的文件。 ● 为LeonardoSpectrum、Synplify和Modelsim第3方EDA工具产生Tcl脚本文件。 ● 为Quartus?II的仿真产生仿真矢量文件(.vec)。 ● 产生PTF配置文件，可用于将设计自动地输给SOPC Builder工具。 ● 能帮助产生嵌入式逻辑分析仪SignalTap?II文件.stp。 用户可以利用SignalCompiler控制设计系统的综合、编译和仿真的流程。 12.1.1 综合域编译流程 如前所述，综合域主要有自动和手动两个流程，归纳如下： 1. 自动流程 自动流程允许设计者仅利用SignalCompiler模块在MATLAB/ Simulink环境中就能控制整个设计过程。在这个流程中，SignalCompiler能将Simulink文件转化为Tcl脚本文件存于当前的工作目录下，然后再执行Tcl脚本，利用Quartus?II、LeonardoSpectrum或Synplify综合器对产生的HDL代码进行综合与编译。 综合与编译后的结果又可以在SignalCompiler Messages信息栏中显示出来。设计者甚至还可以利用自动流程直接在Simulink环境中将最终设计好的配置文件向DSP硬件系统上的目标器件进行下载。 2. 手工流程 在手工流程中，可以使用SignalCompiler输出VHDL文件和Tcl脚本，但是并不直接使用脚本去调用综合工具。在设计过程中，当选定将设计文件转化为VHDL文件后，SignalCompiler(在工作目录中)产生RTL级的VHDL设计程序和Tcl文件。 然后可以使用选定的EDA工具如综合器对VHDL文件进行综合。最后可以对综合好的结果，利用Quartus?II进行进一步的编译处理，如适配、优化、设置、仿真等，如同一项独立的设计项目那样进行处理。通常，如果希望对综合和适配等处理流程作特有的设置，应该选用手动设计流程。 3. 仿真 在SignalCompiler模块中的Testbench栏，若选择“Generate Simuli for VHDL Testbench”，将使SignalCompiler产生VHDL Testbench测试基准文件和Modelsim Tcl脚本用于VHDL的系统级仿真，同时还产生用于Quartus?II门级仿真的矢量波形文件。 表12-1是对SignalCompiler分析器中参数的说明，表12-2则是模块参数的说明。 12.1.2 数据位宽的传递 在将Simulink设计文件向VHDL转化的过程中，SignalCompiler将数据位宽的信息赋予给了设计系统中所有的Altera设计模块。在最初的Simulink设计中，设计者虽然可以对某一Altera的模块的位宽进行设置，但却不可能对所有模块，包括转化而成的VHDL设计都能设定其位宽。因此，这就需要SignalCompiler将位宽信息根据设计规则，从一个数据路径中的源模块向目标模块传递。 图12-1是一个FIR滤波器的.mdl设计，它表明了数据位宽的传递情况。 由图可见，输入是8位有符号总线，输出数据信号是20位有符号总线。三个延时模块用于建立延时线，系数值为1.0000，-5.0000，1.0000，表现在图中即为增加3个增益模块Gain、Gain1和Gaina2，以便实现系数乘积的功能。 图12-2是图12-1设计的滤波器综合后的RTL电路图。 12.1.3 Tapped Delay Line 如图12-3所示，数控位宽的传递机制是起始于数据通道的源模块，8位数据总线是从U0馈入的，再由U0馈入U1，直至U2，SignalCompiler一直将8位总线传递到通道上的每一模块。此例中由于是延时模块，所以输入与输出的位宽一样。 算法操作将导致位宽