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VS 设计输入路线图 IP的定义 IP (Intellectual Property)是知识产权的简称。IP定义为：经过预先设计、预先验证，符合产业界普遍认同的设计规范和设计标准，具有相对独立功能的电路模块；可重用于 SoC或复杂ASIC/FPGA设计中。 在工业界，IP常被称为SIP (Silicon IP)或VC (Virtual Component)。 在FPGA设计界，IP称为IP 核 （IP　Core），有硬核(hard core ）、软核（soft core)之分. 工艺发展与设计效率之间的剪刀差 IP重用对设计生产率的提高 IP标准化组织 Altera 公司部分IP Core IC设计发展周期图 许氏循环揭示了集成电路产品沿着“通用”与“专用”波动发展的规律； 预测了继SoC之后的下一代的产品将是一种通用器件：可重构SoC —— SOPC。 系统芯片—— SOC Altera SOPC —NiosII BuilderTM SOPC SoC（System on a Chip） CPU DSP Analog I/F ROM PCB（System on a Board） SOPC — System on a Programmable Chip SOPC的途径 SOPC Builder SOPC?Builder库中已有的组件： 处理器? 片内处理器? 片外处理器的接口 IP外设 存储器接口 通用的微-外设 通讯外设 桥接口 数字信号处理（DSP）IP 硬件加速外设 EBI SRAM (Single Port) SDRAM Controller DPRAM SDRAM Interface Flash Interface Bridge Master Port Slave Port Dual - Port RAM Interface ARM - or MIPS - Based Processor PLLs PLD Stripe Interconnect Ports Completed SOPC Architecture Configured IP Cores Configured Silicon Features (e.g. Memory Mapping) Altera SOPC—NiosII 实验板 HardCopy —— 结构化的ASIC 嵌有IBM PowerPC处理器硬核 MicroBlaze?的 FPGA 第五节 DSP的FPGA实现 Xilinx: 多达444个18X18嵌入式乘法器 丰富的DSP算法库 MATLAB?/Simulink?、 Xilinx System Generator for DSP Altera: FPGA 的DSP特性 Altera FPGA上的DSP块 在Altera FPGA上实现DSP DSP Builder 将与MATLAB、Simulink块和Altera的IP MegaCore?功能块组合在一起，从而把系统级的设计和DSP算法的实现连接在一起。 DSP Builder允许系统、算法、和硬件设计去共享一个通用的开发平台。 DSP Builder Altera DSP 设计流程 总结 ◆FPGA/CPLD成为现代数字系统设计的主力载体 ◆嵌入式处理器、DSP功能块的完善与开发 主导着当前FPGA结构的发展 ◆EDA软件以IP 核的设计及应用为重要内容 ◆现代数字系统的设计以SOC/SOPC为主要特征 附： 数字系统应用 单元数字逻辑 ◆信号产生 NCO –数控振荡器 PWM –脉宽调制 PFM – 脉频调制 DPLL –数字锁相环 。 。 。 单元数字逻辑 ◆信号变换 数字积分/微分 延时/单稳 分频/倍频/混频/频率合成 比例乘法器 。 。 。 单元数字逻辑 ◆信号处理 FIR 滤波器 IIR滤波器 FFT谱分析 数字鉴相/频/脉宽/周期 数字调制/解调 。 。 。 单元数字逻辑 ◆接口逻辑 EPP/SPI/I2C与并口的转换逻辑 EPP/SPI/I2C与总线的转换逻辑 DPRAM、FIFO、DMA逻辑 PFM – 脉频调制 DPLL –数字锁相环 。 。 。 简单数字系