第十章 储器设计.pptVIP

DRAM的刷新 DRAM的泄漏电流 由于pn结有泄漏，所存信息不能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20％，否则刷新。 利用读操作时，SA的再生功能，对所有的DRAM单元读一遍。 刷新 封锁输入地址信号、读写信号，内部控制下逐行读 用刷新周期数/刷新间隔时间描述 同步刷新 异步刷新 DRAM的外围电路 译码电路 地址缓冲器 行、列译码器 数据输入、输出缓冲器 时钟及控制电路 对输入的N位地址进行译码，决定所选择的单元位置。 如10位行地址，可选择1024个字线 WL(0) = !A9!A8!A7!A6!A5!A4!A3!A2!A1!A0 … WL(1024) = A9A8A7A6A5A4A3A2A1A0 利用与非门 !A0 A0 !A1 A1 WL0 precharge WL1 WL2 WL3 动态译码器 分级译码 分级译码、字线电平位移 前级行译码 分组进行 主行译码 动态CMOS 字线驱动 电平位移 利用自举电路抬高至Vpp 由于写1时有阈值损失，需要采取措施抬高字线电平 对电容充电使一端到 Vdd – 在信号跳变时另一端将大于VDD –需要大电容 半电压产生电路 数据输入、输出缓冲器 双向三态单元 设计使 VB＝VDD/2 大容量时按块布置 好处： 1. 块内连线缩短 2. 逐块激活块寻址，节省功耗 第三节 SRAM SRAM的结构 SRAM的工作原理