FPGA用状态机实现序列检测器的设计.docVIP

PAGE PAGE 2 ******大学 实验报告 课程名称： 基于FPGA的现代数字系统设计 实验名称： 用状态机实现序列检测器的设计 姓 名： ****** 学 号: ********** 班 级： 电子****** 指导教师： ****** *******信息工程学院 PAGE 一、实验原理 实验内容： 应用有限状态机设计思路，检测输入的串行数据是否是。 拟用SW3SW0，J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块） 一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为，显示a，否则显示b（系统需要设计一个7段数码显示译码器模块） 为了显示可控，清晰，拟用V16,D18实现时钟，复位信号的输入。 本实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成 2、要求：系统主要包括3个模块： 1）并行数据转串行数据模块（xulie.v） 2）串行检测模块（schk.v） 3）数码管显示模块（decled7s .