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进位保留加法器 　　Carry save adder 详细设计 版本 1.0 　　日期:2014年 2月 28日 　　版本信息 　　1设计目标 　　1.1功能定义 　　本文描述 8位进位保留加法器,即:将进位单独输出,将其和分离。 1.2引脚描述 　　1.2.1 32bit 前导零单元与前一级的接口定义 　　1.2.2 　　32bit 前导零单元与后一级的接口定义 　　2 模块设计 module carry(c_out,sum,a,b,c_in); 　　output [3:0] sum; 　　output c_out; 　　input c_in; 　　input [3:0] a,b; 　　assign {c_out,sum}=a+b+c_in; endmodule 　　module stimulus_carry; 　　wire [3:0] sum; 　　wire c_out; 　　reg c_in; 　　reg [3:0] a,b; 　　carry test_carry(c_out,sum,a,b,c_in); 　　initial 　　begin 　　$monitor($time, 　　#1 a=4b0000;b=4b0000;c_in=1b0; 　　forever #1 　　begin 　　a=a+1b1;b=b+1b1;c_in=c_in+1b1; 　　end 　　end 　　initial 　　#1000 $finish; 　　endmodule 　　3测试 　　本单元电路控制逻辑采用 systemverilog 断言描述状态信息测试,数据通路部 分用采用 sysetemverilog 随机验证的方法,并结合覆盖率检测,做到 100%验证。 　　4设计开发环境 　　语言级设计:Verilog 　　综合工具:Synopsys physical compiler 　　FPGA 设计和仿真工具 :ISE13.2, synopsys VCS 布局和布线工具 :appllo , 　　模拟设计和仿真工具 : hspice, 　　寄生参数提取和仿真工具 : star_sim RC 　　5设计开发计划