◎时序电路的分析与设计.ppt

图5-4-4 74161 时序图 3. 十进制可逆集成计数器74LS192 图 5-4-5 74LS192传统逻辑符号 74LS192 表 5-4-5 74LS192功能表 ① 该器件为双时钟工作方式，CP+是加计数时钟输入，CP-是减计数时钟输入，均为上升沿触发，采用8421 BCD码计数。 ② Cr为异步清0端，高电平有效。 ③ LD为异步预置控制端，低电平有效，当Cr=0、LD=0时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 ④ 进位输出和借位输出是分开的。 OC为进位输出，加法计数时，进入1001状态后有负脉冲输出，脉宽为一个时钟周期。 OB为借位输出，减法计数时，进入0000状态后有负脉冲输出，脉宽为一个时钟周期。 4. 二进制可逆集成计数器74LS169 图5-4-6 74LS169传统逻辑符号 表 5-4-6 74LS169功能表 74LS169 74LS169的特点如下： ① 该器件为加减控制型的可逆计数器，U/D=1时进行加法计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 ② LD为同步预置控制端，低电平有效。 ③ 没有清0端， 因此清0靠预置来实现。 ④ 进位和借位输出都从同一输出端OC输出。当加法计数进入1111后，OC端有负脉冲输出，当减法计数进入0000后，OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。 ⑤ P、T为计数允许端，低电平有效。只有当LD=1，P=T=0， 在CP作用下计数器才能正常工作，否则保持原状态不变。 图 5-4-7 74LS169时序工作波形图 5.4.2 集成计数器的级联 1. 异步级联 用前一级计数器的输出作为后一级计数器的时钟信号。这种信号可以取自前一级的进位(或借位)输出，也可直接取自高位触发器的输出。 此时若后一级计数器有计数允许控制端，则应使它处于允许计数状态。图7-8是两片74LS90按异步级联方式组成的 10×10=100进制计数器。图中每片74LS90接成8421 BCD码计数器，第二级的时钟由第一级输出QD提供。第一级每经过10个状态向第二级提供一个时钟有效沿，使第二级改变一次状态。 图 5-4-8 74LS90的级联扩展 2. 同步级联 同步级联时，外加时钟信号同时接到各片的时钟输入端，用前一级的进位(借位)输出信号作为下级的工作状态控制信号(计数允许或使能信号)。只有当进位(借位)信号有效时， 时钟输入才能对后级计数器起作用。在同步级联中，计数器的计数允许(使能)端和进位(借位)端的连接有不同的方法，常见的有两种： ① 利用T端串行级联，各片的T端与相邻低位片的OC相连， 级联电路如图5-4-9(a)所示。从图中看出，因T1=1，所以 当片1开始计数，但未计满时，由于T2=0, 所以片2、片3均处于保持状态。只有当片1计满需要进位时，即T2=OC1=1时， 片2才在下一个时钟作用下加1计数。同理，只有当低位片各位输出全为1，即T3=OC2=1时，片3才可能计数。 这种级联方式工作速度较低，因为片间进位信号OC是逐级传递的。例如， 当Q7~Q0，T3=0，此时若CP有效，使Q0由0→1， 则经片1延迟建立OC1，再经T2到OC2的传递延迟，T3才由0→1， 待片3内部稳定后，才在下一个CP作用下使片3开始计数。因此，计数的最高频率将受到片数的限制，片数越多，计数频率越低。 图5-4-9 74161的两种同步级联方式 ② 利用P、T双重控制，最低位片的OC1并行接到其它各片的P端，只有T2不与OC1相连，其它高位片的T端均与相邻低位片OC相连。级联电路如图5-4-9(b)所示。 从图中看出： 显然，只有P3=1,T3=1，即低片各位输出全为1时,片3才可能计数，但OC传递比第一种方法快多了。例如，Q7~Q0T3已经为1，虽然P3=0，但只要有CP作用， Q0由0→1，只需经片1延迟，就可以使P3=OC1=1，片3稳定后，在CP作用下便可开始计数。因此这种接法速度较快，而且级数越多，优越性越明显。但这种接法其最高位片的进位OC3=1时并不表示计数器已计到最大值，只有将最高位片OC3和片1的OC1相与，其输出才能作为整个计数器的进位输出，见图 5-4-9(c)。 7.1.3 任意模值计数器