VHDL语言层次化设计.pptVIP

状态机的优化设计 不同的编程风格会有不同的效率，或使速度提高，或使占用资源减少。 在有些情况下需要在速度和占用资源上作出妥协。 有些设计需要很多的触发器，较少的乘积项，则用FPGA实现合适。 有些设计需要较少触发器，较多的乘积项，则采用CPLD 有时最优化设计并不是设计系统所最关注的，而是怎样缩短设计时间，提高代码的可读性 状态机的优化设计 状态机的优化设计 状态机的优化设计 One-hot Encoding 用n个触发器代表状态机的n个状态，每个状态都只会有一个触发器为‘1’。 优点：把当前状态机进行译码得到输出信号时,或者由当前状态转变到下一个状态时，需要的组合逻辑更少 缺点：需要更多的触发器 Moore状态机和Mealy状态机 Moore状态机的输出只与当前状态有关 Mealy状态机的输出与当前状态机及当前输入信号有关 层次化设计 详细地定义设计中的模块，使多个设计者之间并行工作 对于每个模块，便于减少错误和Debug 可对每个模块单独仿真 分阶段完成设计 库（Library） 已编译的数据集合 存放包集合、实体、构造体、和配置的定义 库的种类 VHDL 系统库 IEEE标准库 STD标准库 VHDL工作库-WORK库 存放当前正在设计的编译结果，比如其他成员的设计结果 厂家自定义库 Max+PlusII中有lpm库，定义了许多数字电路基本元件 包（Package） 在VHDL程序的Architecture中，定义的Type、Component、Function或其他的声明对于其他设计文件来说都是不可见的。 Package中定义的这些对于其他设计这是可见的。 Use library_name.package_name.item 如果想Package中所有定义都可见，则item用all来代替 包（Package） 元件（Component） 在上层设计文件中，下层的设计以Component的形式存在 函数（Function） 一般用于计算、类型转换、操作符重载 只能处理组合逻辑 参数均为输入模式 RETURN语句返回结果 内部语句顺序执行 可以在Package、process、architecture中定义或说明 能用在process中的语句都可以用在函数中 函数中不能声明新的Signal 函数（Function）--类型转换 Function bv2I(bv:bit_vector) return integer is Variable result, abit : integer := 0; begin for I in bv’low to bv’high loop abit := 0; if(bv(I) = ‘1’) then abit := 2 ** (I – bv’low); end if; result := result + abit; end loop; return (result); 函数--代替Component 只能代替只有一个输出的Component，且其中不允许有时序逻辑 Function inc_bv (a: bit_vector) return bit_vector is variable s : bit_vector(a’range); variable carry : bit; Begin carry := ‘1’; for I in a’low to a’high loop s(I) := a(I) xor carry; carry := a(I) and carry; end loop; End inc_bv; 过程（Procedure） 可以有多个返回值 能处理组合逻辑和时序逻辑 内部语句顺序执行 可以在Package、architecture中定义或说明 能用在process中的语句都可以用在过程中 实验报告的内容 跑表功能 精度为1/100秒 最长时长为1个小时 2输入按键，1个1KHz的时钟 6个数码管显示 报告要求 系统功能，模块功能详细描述 每个模块实现基本思想以及关键代码 每个模块的特征仿真波形 心得体会 Fang_lu@263.net，5月15日之前交 结构组成 控制模块 控制模块 输入 按键Key1、Key2 时钟1KHz 输出 计数清除信号Reset 计数使能信号Enable 显示刷新信号Refresh 按键输入模块 时钟分频模块 输入为1KHz 输出100Hz，作为跑表计数器的时钟，经过10分频电路得到 消除抖动需要的时钟 计数器模块 输入： 100Hz的时钟 计数清