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硬件设计要点和原理图检查要点 目录 1 目的及意义2 2 原理图设计要点2 3 原理图检查要点6 4 PCB检查要点9 1 1 目的及意义 本文主要目的有如下几点： 1. 论述硬件原理图设计时一些重要的要点，这些要点是以前设计经验的总结。 根据这些原则设计原理图，可以使设计更规范，更正确。 2. 规范原理图Review时一些关键的检查点，根据这些检查点，可以避免一些低 级的错误，从最大程度上保证工程师的设计初衷是和所画出来的原理图是完 全一致的。 3. 规范PCB Review时一些关键的检查点，可以从最大程度避免工程师在PCB上 所犯的低级失误。 以下符号表示的意义：  表明必须要遵循的要求  表明强烈推荐的要求  表明建议的要求 工程师可以  确认此个检查项  确认检查项不能被满足 2 原理图设计要点 1) 芯片的外围电路设计尽量使用参考设计，以及芯片的硬件设计指南 2) 尽量拷贝别人已经验证过的原理图 3) 时钟以及高速信号要有正确的端接方式，要求不高的可采用源端串联方式 4) 时钟信号尽量采用点对点连接方式 2 5) 高速并行总线的时钟应该从同一片芯片发出 6) 在PCB空间足够的情况下，每个电源PIN上都保证有一个去耦电容.并且靠 近电源PIN 7) 尽量使用oscillators而不是crystals. 8) 对于时钟分发芯片,使用带有PLL功能的Distribution提高时钟性能. 9) 选择适当的电容耐压值，对于一般钽电容应该按2X标准选择 10) 按钮信号应该有去抖功能 11) 接口器件是否有ESD保护功能. 12) 对于载板/子板/背板的接口信号,逐个检查接口信号是否一致. 13) 单板的功耗/散热必须满足实际工作环境 14) 在相同功能的情况下，选用接口尽量简单，元器件管脚数尽量少的元器件 15) 运用仿真工具，确定高速信号正确的端接方式 16) 在无特殊的情况下，尽量选用标准的电源模块，电源的输出能力要达到负 载峰值电流的20% 以上 17) 对于有几种电源供电的IC，必须注意上电顺序问题 18) 没有特别需要，请使用已验证过的元器件. 19) 高速串行总线的时钟源必须选用所要求的时钟精度/Jitter 20) 对于PCI信号，严格遵循上/下拉原则：  以下信号无需上下拉：AD[0:31] ，CBE[0:3]#，IDSEL，PAR  以下信号必需上拉（4.7K ）：AD[32:63] ，FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, SERR#, PERR#, LOCK#, INTA#, INTB#, INTC#, 3 INTD#, REQ64#, ACK64# ，CBE[4:7]#，另外还有仲裁器的REG#/GNT# 信号 21) 对于CompactPCI单板，背板CPCI接口应遵循如下原则：  总线串阻原则 i. 所有总线型的PCI信号都应该串有10欧姆的电阻,这些信号有: AD0-AD31, C/BE0#-C/BE3#, PAR, FRAME#, IRDY#, TRDY#, STOP#, LOCK#, IDSEL, DEVSEL#, PERR#, SERR#, RST#. ii. 如果以下信号被使用,也需要串接10欧姆的电阻: INTA#, INTB#, INTC#, INTD#, SB0#, SDONE, AD32-AD63, C/BE4#-C/BE7#, REQ64#, ACK64#, PAR64. iii. 以下是点到点信号不需要串接10欧姆的电阻: CLK, REQ#, GNT#,