第四章 CMOS组合逻辑电路方案I.ppt

二输入与非门的直流电压传输特性 n输入与非门的直流电压传输特性 类NMOS电路 单个负载管代替了PUN网络，在大扇入负载门电路中有吸引力 一个有N个输入的门只需N＋1个晶体管，可使面积减小，寄生电容减少。 由于每个输入只接一个晶体管，这对前级门来说负载很小。 但是代价是静态功耗。 类NMOS门在对速度要求高，或大部分输出都为高的电路中很有用。 类NMOS电路 （伪NMOS电路） 和互补CMOS类似 减少了晶体管数目，减少了面积和负载，但存在静态功耗！！！ 等效负载电阻 上升、下降时间非对称 存在静态功耗 设计时的注意点： 类NMOS电路 为了减少静态功耗，流过负载管的电流IL应当低 为了得到合理的NML，VOL＝ILRPDN应当低 为了减小 IL应当高 为了减小 RPDN应当低 驱动管和负载管的比例要求 1、2、3有矛盾，即越快的门意味着越大的静态功耗和越小的噪声容限。 自适应负载的类NMOS电路 等待时大pMOS M1不通，省功耗 工作时大pMOS M1导通，提速度 C ? (A + B) X C A B A B C X VDD GND VDD GND Single-Line-of-Diffusion Layout Diffusions VDD X X GND A B C PUN PDN D C A B X = !((A+B)?(C+D)) B A D C D A B C D B A D VDD GND C X C A B X = !((A+B)?(C+D)) B A D C D A B C D x = ab+cd 二、组合逻辑门的优化设计 减小面积 2. 提高噪声容限 3. 提高速度 优化设计 CMOS与非门、或非门设计可能的设计方法 减小面积 所有管子取相同尺寸－没有考虑?p ?n，Rp＝2Rn＝2R，N输入NAND和N输入NOR的总面积在2nWL的量级， N输入NAND N输入NOR tPLH＝0.69RpCL=2x0.69RCL tPLH=0.69NRpCL=2x0.69NRpCL tPHL＝0.69NRnCL=Nx0.69RCL tPLH＝0.69RnCL=0.69RCL NAND的速度更快一些! 2. 使NMOS管和PMOS管有相同的导电因子 KN=KP, WP=2WN 考虑了?p ?n， WP=2WN ，Rp＝Rn＝R，N输入NAND和N输入NOR的总面积在3NWL的量级， N输入NAND N输入NOR tPLH＝0.69RpCL=0.69RCL tPLH=0.69nRpCL=Nx0.69RCL tPHL＝0.69NRnCL=Nx0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间不对称 CMOS与非门、或非门设计可能的设计方法 3. 取串联管子增大n倍的设计 n输入NAND ，NMOS串联 n输入NOR PMOS串联 WN＝nW， WP＝W WP＝nW， WN＝W A＝（n2＋n）WL A＝（n2＋n）WL tPLH＝0.69RpCL=2x0.69RCL tPLH=0.69nRpCL=2x0.69RCL tPHL＝0.69nRnCL=0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间不对称，但速度改善了 4. 全对称设计 KNeff=KPeff n输入NAND ，NMOS串联 n输入NOR PMOS串联 WN＝nW， WP＝2W WP＝n2W， WN＝W A＝（n2＋2n）WL A＝（2n2＋n）WL tPLH＝0.69RpCL=0.69RCL tPLH=0.69nRpCL=0.69RCL tPHL＝0.69nRnCL=0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间对称，速度改善， 但与非门较或非门省面积尽可能使用与非门！！！ D A B C D A B C 1 2 2 2 4 4 8 8 OUT = D + A ? (B + C) 逻辑门的扇入和扇出 扇入 fan in－门的输入路径的数目 扇出 fan out－被该逻辑门的输出驱动的输入门的数目 逻辑门的延迟时扇入和扇出的函数 tp = a1FI + a2FI2 + a3FO D