采用EDA技术多功能数字钟应用课程设计报告.docVIP

PAGE 10 PAGE 2 EDA技术应用课程设计报告 题 目 名 称 ： 多功能数字钟 专 业 班 级 ： 姓 名 ： 学 号 ： 小 组 成 员 ： 指 导 教 师 ： 设 计 时 间 ： 15-12-01～15-12-25 设计目的 使得更加了解EDA的应用 2.熟悉VHDL的编程。 3.对于编程语句的编辑与纠错有较大的提升 4.提升对于设计方面的能力 设计要求 1.数字钟具有“时”、“分”、“秒”显示功能，其中时功能为24小时制。 2.数字钟具有校时和校分功能。 3.数字钟具有整点报时功能。 设计方案 通过分别作出秒模块、分钟模块、小时模块、整点报时模块，导入动态扫描模块，再由其输出到数码管输出。 模块设计 秒程序模块 有3输入3输出 reset为异步清零当没有信号时清零秒模块的计数 setmin为校分 当有信号时想分模块进一位 daout_a与daout_b为输出的信号分别为秒的高位与低位 enmin 负责向下一个模块进位 clk为时钟信号 分钟程序模块 3输入3输出 ②reset为异步清零当没有信号时清零分模块的计数 sethour为校分 当有信号时向时模块进一位 daout_ma 分daout_mb 为输出的信号分别为分的高位与低位 enhour 负责向下一个模块进位 clk为时钟信号 小时程序模块 有2输入2输出 ②reset为异步清零当没有信号时清零时模块的计数 ③clk为时钟信号 daout_ha daout_hb 为输出的信号分别为时的高位与低位 动态扫描模块 有八个输入端，两个输出端 reset为异步清零当没有信号时清零时模块的计数 daout为高位 七段译码管模块 有1输入8输出 S为用来接收秒分时模块输出的信号 A~H 为转化后的信号用来接数码管 整点报时模块 有5输入2输出 Clkspk为时钟信号 Miao_h Miao_l fen_h fen_h为从秒模块时模块接收的信号 Speak 接蜂鸣器， Lamp 接LED作为报时时的闪烁灯 模块程序 秒模块设计（60计时制） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity shijian is port(reset,clk,setmin:in std_logic; daout_a:out std_logic_vector(7 downto 4); ————输出高位daout_a daout_b:out std_logic_vector(3 downto 0); ————输出低位daou_b enmin:out std_logic); ————enmin是向分位进位信号 end shijian; architecture behav of shijian is signal count:std_logic_vector(3 downto 0); signal counter:std_logic_vector(3 downto 0); signal carry_out1:std_logic;————59秒时的进位信号 signal carry_out2:std_logic; begin p1:process(reset,clk) begin if reset=0then——59秒时的进位信号 count=0000; counter=0000; ——若reset为0时，则高、低位异步清零 elsif(clkevent and clk=1)then ——否则clk为上升沿时 if(counter5)then if(count=9)then count=0000 counter=counter+1; else count=count+1; end if; carry_out1=0; ——若高位counter5,低位count=9，则低位清零，高位进一，否则低位进一，59秒时的进位信号carry_out1为0。 else if(count=9)then count=0000; counter=0000; carry_out1=1; ——若高位counter为5时，低位count=9，则高、低位清零，59秒时的进位信号carry_out1进位为1。 else count=count+1; carry_out1=0; ——低位count加1，59秒时的进位信号carry_