序向逻辑电是路与状态机设计.ppt

陳慶逸、林柏辰編著---文魁資訊 VHDL數位電路實習與專題設計 序向邏輯電路與狀態機設計 VHDL數位電路實習與專題設計 文魁資訊-UE301 內容大綱 3-1順序性敘述的使用 3-1-1 If-Then-Else敘述 3-1-1 If-Then-Else敘述 D型正反器 3-1-2 計數器與除頻電路 計數器設計 上數計數器:計數值會隨著時脈訊號（正緣或負緣觸發）的發生而自動加‘1’ 下數計數器:在每次的觸發時計數值減一 3-1-2 計數器與除頻電路 上下數計數器：將上數和下數的功能合併，再使用一個控制訊號DIR來決定其上下數的動作 輸出為對稱方波形狀的除頻器設計 在FPT-3實驗板上的石英振盪器之振盪頻率是1.8432MHz（一秒振盪1.8432x106次），如果我們想要設計一個1/(1.8432x106)的除頻電路來得到輸出波形為對稱方波的1Hz輸出頻率時，我們可以宣告一個數值為振盪頻率值一半的整數(即(1.8432x106)/2)，每當該數值數完一次時就令其對應的輸出訊號波形發生轉態，那麼當計數完振盪頻率的數值時輸出訊號恰完成一個週期的正反變化，如此一來我們便能輕易地得到1Hz的方波訊號了。 3-1-2 計數器與除頻電路 1 library ieee; 2 use ieee.std_logic_1164.all; 3 use ieee.std_logic_unsigned.all; 4 5 ENTITY slowCLK18432 IS 6 PORT ( clockIN : IN std_logic ; 7 clockOUT : OUT std_logic); 8 END SLOWCLK18432; 9 10 ARCHITECTURE behavioral OF slowCLK18432 IS 11 SIGNAL PULSE : std_logic := 0; 12 BEGIN 13 PROCESS (clockIN) 14 VARIABLE Counter : INTEGER RANGE 0 TO 1843200/2 := 1843200/2; 輸出為對稱方波形狀的除頻器設計(續) 3-1-3 case-when敘述 Case-when指令本身是敘述組合邏輯的，但它卻必須在Process指令中執行，因此它是序向邏輯指令之一 ,其語法如下 3-1-3 case-when敘述 ALU功能電路 3-1-3 case-when敘述 ALU功能電路(續) 3-1-4 For-Loop敘述 FOR-LOOP敘述 3-1-4 For-Loop敘述 四位元移位暫存器 3-2-1 Moore狀態機 3-2-1 Moore狀態機 3-2-2 Mealy狀態機 3-2-2 Mealy狀態機 3-2-2 Mealy狀態機 單元4：算術邏輯(ALU)運算單元實習 相關知識 單元4：算術邏輯(ALU)運算單元實習 實驗電路圖 單元4：算術邏輯(ALU)運算單元實習 程式與說明 單元4：算術邏輯(ALU)運算單元實習 功能模擬與CPLD下載驗證 燒錄於力浦電子FPT-3實驗板 單元4：算術邏輯(ALU)運算單元實習 功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板(實驗電路圖) 單元4：算術邏輯(ALU)運算單元實習 功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板 (續) 單元4：算術邏輯(ALU)運算單元實習 功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板 (續) 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 相關知識 將1843200Hz除頻得到8Hz頻率輸出 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 實驗電路圖 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 程式與說明 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 程式與說明(續) 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 功能模擬與CPLD下載驗證 燒錄於力浦電子FPT-3實驗板 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板 更改除頻程式如下: 腳位配置圖: 單元5-1 產生1、2、4、8Hz不同頻率之除頻器設計 功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板 (續) LP-2900實驗板元件規劃: 單元5-2 計數器設計與跑馬燈顯示 相關知識 計數器