用VHDL实现计算器.pptVIP

用VHDL语言设计简单的计算器 设计目的 设计要求 流程图 实验内容 程序源码 设计结论 体会和收获 设计目的 熟悉VHDL语言和开发平台的使用，以及计算器的设计思想和调试方法。并且熟悉如何将硬件与软件结合起来，以便在板子上显示相应的内容。 设计要求 1、用键盘输入相对应的数字。 2、进行加减乘除时，用0/1控制，当为1时，触发加减乘除运算。 3、在显示加减乘除号时，把数码管清空，以便输入第二个数。 4、在显示等号时，显示出相应的结果 5、最多只可进行1位数字的加减运算，当输入数字时，输入超出位时便不可在进行输入，输入无效。当显示结果时，如果结果超过1位，则显示错。 程序流程框图 实验内容 在Quartus II平台中用VHDL语言编程和调试。并给出程序流程框图、VHDL源程序和结论波形图以及实验结论和体会与收获。 程序源码 --库的引用 LIBRARY IEEE; --USE IEEE.std_logic_arith.ALL; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --use ieee.numeric_bit.all; --实体声明 entity adder is port( d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,d10,d11,d12,d13,d14:in std_logic; q3:in std_logic;-- / q2:in std_logic; -- * g: out std_logic_vector(7 downto 0); q0:in std_logic; -- - q1:in std_logic); end adder; --结构体声明 architecture func of adder is signal a1: std_logic; signal a2: std_logic; signal t: integer; signal in1: integer; signal in2: integer; signal in3: integer; signal ww: std_logic_vector(3 downto 0); begin p1:process(d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,a1)--d10,d11,d12,d13,d14,cn1,ent) variable in1: integer; begin if a1=1 then if d0=0 then in1:=0; elsif d1=0 then in1:=1; elsif d2=0 then in1:=2; elsif d3=0 then in1:=3; elsif d4=0 then in1:=4; elsif d5=0 then in1:=5; elsif d6=0 then in1:=6; elsif d7=0 then in1:=7; elsif d8=0 then in1:=8; elsif d9=0 then in1:=9; end if; end if; end process p1; p2:process(d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,a2)--d10,d11,d12,d13,d14,cn1,ent) variable in2: integer; begin if a2=1 then if d0=0 then in2:=0; elsif d1=0 then in2:=1; elsif d2=0 then in2:=2; elsif d3=0 then in2:=3; elsif d4=0 then in2:=4; elsif d5=0 then in2:=5; elsif d6=0 then in2:=6; elsif d7=0 then in2:=7; elsif d8=0 then in2:=8; elsif d9=0 then in2:=9; end if; end if; end process p2; --+-*/ p1111:process(q0,q1,q2,q3) variable in1: integer; variable in2: integer; variable in3: integer; begin if q0=1 and q1=0 and q2 =0 and q3 =0 then in3:=in1+in2; t=in3; elsif q0=0 and q1=1 and q2 =0 and q3 =0 then in3:=in1-in2; t=in3; e