《基于SOPC的卷积码差错控制系统的设计》-毕业论文（设计）.doc

武汉理工大学毕业设计（论文） 基于SOPC的卷积码差错控制系统的设计 学院（系）： 信息工程学院 专业班级： 通信工程1002班 学生姓名： 杜陈诚 指导教师： 聂明新 学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包括任何其他个人或集体已经发表或撰写的成果作品。本人完全意识到本声明的法律后果由本人承担。 作者签名： 年 月 日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保障、使用学位论文的规定，同意学校保留并向有关学位论文管理部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权省级优秀学士论文评选机构将本学位论文的全部或部分内容编入有关数据进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 本学位论文属于1、保密囗，在 年解密后适用本授权书 2、不保密囗 。 （请在以上相应方框内打“√”） 作者签名： 年 月 日 导师签名： 年 月 日 (注：此页内容装订在论文扉页) PAGE \* MERGEFORMAT II PAGE \* MERGEFORMAT I 摘 要 本设计主要运用了卷积码的编码和译码算法以及SOPC设计的基本知识。Viterbi译码算法是卷积码的一种概率译码算法，其本质就是最大似然译码。在实际应用中，如何根据要求有效实现Viterbi译码器是很重要的。文中首先介绍了卷积码以及Viterbi译码算法的基本原理，然后对Viterbi译码器的FPGA实现进行了详细介绍，并重点阐述了译码器的两个关键单元:加比选单元和路径度量存储单元。 本次设计共有两大部分，第一部分也是最主要的，在FPGA上实现卷积码的编码和译码，本部分工作拟借助于EDA工具采用硬件描述语言Verilog HDL实现卷积码的编译码。用Verilog HDL实现了所需要的功能，然后用EDA工具Quartus II对所设计的模块进行编译、综合、仿真。第二部分就是把设计好的FPGA部分，再加入可编程片上系统(SOPC)的卷积纠错码的编译码器设计，用NiosII的CPU来控制FPGA的运行，最终实现基于FPGA的卷积码差错控制的SOPC设计。 关键字： 卷积码，FPGA，Verilog HDL，SOPC Abstract This design has mainly utilized?convolutional encoding and decodingalgorithm?and the basic?knowledge?of SOPC design.?Viterbi decodingalgorithm is a probabilistic?decoding algorithm for convolutional codes,and its essence is?the maximum likelihood decoding.?In practical application,?according to the?requirements of effective?implementation of Viterbi decoder?is very important.?This paper first introduces theconvolutional coding?and Viterbi?decoding?algorithm of the basic principles,?and?FPGA?to?Viterbi decoder?implementation described in detail,and?focuses on two key?unit decoder:?add compare select unit?and path metric?memory unit. The design consists of two parts, the first part is the most important to achieve convolutional code encoding and decoding in the FPGA, this part of the work contemplated by means of EDA tools using Verilog HDL hardware description language compiler error co