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VLSI系統設計與高階合成 Pei-Yin Chen, 陳培殷 Syllabus (1/2) Time and Place Friday : 9:10 ~ 12:00 Rm.4203 Contact Information Rm.4281 (06-2757575 EXT 62547) E-mail: pychen@csie.ncku.edu.tw Office Hour Thursday: 9:00~12:00 Assistants Rm. 4281 林宜民 矽導計畫人才培養目標 培養量質優之高科技人才，以提昇IC設計產業之競爭力 量增：彌補供需缺口 質優：具足夠之專業能力 創新、整合能力 國際化能力 IC設計產值 產值(億.台幣)預測 2004年，半導體產業(含設計、製造、封測)將達1兆 產值 = 每位工程師產值 ? 高值產品設計time-in-market x 工程師數目 ? 可用之工程師 人力供給 2002年畢業生數目 EE/CS BS 11,500 EE/CS MS+ 4,300 其中具IC設計碩士論文者 ??人 假設IC design 1 Semiconductor 1 Communication 1 Other EE 1 OE/CS 2 則,4300 x 1/6 = 720 人 根據國科會工程處微電子學門2002年資料 IC設計領域執行研究計畫教授 175人 4學生 x 175 = 700 學生/年 人力需求 * 評分方式: 考試(30%~40%) 作業含Demo(60%~50%) ? ? ? ? 平常成績(10%) 參考書目： 教育部PL聯盟課程講義– FPGA系統設計實務 HDL chip design (Douglas J. Smith), Doone Publications 3. Principles of digital design (Daniel D. Gajski), Prentice Hall 4. Modeling, synthesis, and rapid prototyping with the Verilog HDL (Michael. D. Ciletti), Prentice Hall 5. Verilog 硬體描述語言數位電路設計實務,(鄭信源),儒林 Syllabus (2/2) IC Industry in Taiwan 晶粒測試及切割 晶圓切割 設計 導線架 測試 封裝 製造 光罩 晶圓 邏輯設計 封 裝 化學品 成品測試 光罩設計 長晶 Hierarchical Components in PCB Describe the circuits with Hardware Description Language (HDL硬體描述語言) 2. Synthesis (合成) the circuits …. application specific integrated circuit (ASIC晶片) always @(…) if (a==b) if (c==1) d=f; else d=1; else d=0; a b c f d f c a b d Translate into Boolean Representation Optimize + Map HDL Source Target Technology Synthesis (1/3) Synthesis = Translation+Optimization+Mapping Process of logic synthesis Outline Chapter 1: Introduction Chapter 2: Semi Custom Design Flow Chapter 3: RTL Coding-Part I Chapter 4: RTL Coding-Part II Chapter 5: Digital System Design Chapter 6: Control Unit Chapter