低抖动自校准锁相环设计电子与通信工程专业论文.docxVIP

摘要在现今的半导体行业，线宽尺寸越来越小，工艺偏差越来越大，电源电压越 摘要 在现今的半导体行业，线宽尺寸越来越小，工艺偏差越来越大，电源电压越 来越低，这些都给模拟电路设计带来了很大的困难。锁相环是一般电路系统都需 要的，它提供的时钟的精确性对于整个系统的性能都有很大的影响。现在的趋势 就是利用数字电路的一些优点来对模拟电路做一些补偿。其中自校准就是比较流 行的一种方法，它现在被广泛的利用在PLL，ADC等模拟电路中。本文主要介绍了 一种自校准锁相环的设计方法，电路实现，算法流程，以及测试结果。自校准锁 相环的目的是通过自校准电路来自动调振荡器的子带，通过自动检测的方法来的 到最优化的振荡器增益，从而改善锁相环的抖动和相位噪音。自校准有很多实现 方法，本文提出了一种可以与工艺，温度和电源电压无关的算法流程，通过自校 准部分的自动检测和自动调整得到最优化的子带。同时，结构中减少了基准电压 源，等于减少了部分面积和功耗。在文章的最后给出了本锁相环的测试结果。该 锁相环的设计难点是在用最简单的算法流程来达到最优化的性能和环路滤波器 的参数设定，以及性能优秀的振荡器的设计。锁相环是一个闭环的系统，想要输 出端的性能达到要求，系统内部每个模块的设计都很重要，另外数字电路和模拟 电路放在一个电路里，版图的实现也是很重要的。通过自校准，电路可以自动调 整时钟的准确性，受到PVT的影响也会减低，对于在小线宽，高集成的情况下达 到性能要求有很大的帮助。本设计使用中心国际的0．13um逻辑工艺进行了流片， 经过测试，结果可以达到设计目标，rms jitter在lOps之内，phase noise在 1M处可以达到一131dB。 关键词：锁相环自校准低抖动 中图分类号：TN4 AbstractNowadays Abstract Nowadays in semiconductor industry,analog circuit design is much more difficult due to the minimum length and power supply become low．At the same time technical miss match cannot be ignored．So calibration technical is widely used in PLL，ADC circuit．PLUs accuracy is very important for systems that need clock． This paper’S goal is all algorithm to select an optimal sub．band in self-calibration circuit，and save area and power by close loop without bias voltage or bias current．In the optimal sub-band，then the smaller gain brings better jitter and phase noise which we care about．Small area and power is popular too．Also the control bh is select by loop itself,SO the effect from change of power,temperature and process call be much more rcduced． The most different thing in this design is to get the optimal performance by simple algorithm．Layout is also a challenge，because mix．signal circuit need to be careful in noise isolation．So dose each block of PLL． We use SMIC 0．1 3um logic process to do MPW．Then test the chip，rills ii能r is low than lOps，and phase noise Can reach一13 1dB in 1M offset． Keywords：PLL self-calibration low jitter 2 第一章引言1．1研究背景和目的 第一章引言 1．1研究背景和目的 现代社会是一个高度集成的社会。集成电路广泛地深入到了社会的每个角 落，电脑，手机，复印件，GPS，智能玩具。工艺的发