第3章常用的基电路模块的建模与设计.pptVIP

第 3 章　常用的基本电路模块的建模与设计 内容提要 本章首先以常用的基本门电路，如非门、与门、与非门、或非门、与或非门及基本组合逻辑电路，如异或门、同或门等为对象，通过建立它们的布尔代数模型，以VHDL逻辑操作符，如“AND、OR、NAND、NOR、XOR及NOT”等对BOOLEAN型的值进行运算，形成VHDL设计的关键描述语句，并分别对上述门电路的程序设计进行波形仿真，以验证设计结果。第二部分内容是介绍了时序逻辑电路的结构原理，并对同、异步复位Ｄ触发器进行VHDL描述和仿真，对二位二进制计数器进行流程图建模和VHDL编程及波形仿真。第三部分以二进制加法器、乘法器作为VHDL建模与设计代表，分别进行了设计原理、建模和程序设计的讨论与研究。最后介绍了Max+plusII开发系统操作与应用举例。 知识要点 1.基本门电路的布尔代数模型及其VHDL程序设计； 2.时序逻辑电路的特点、建模与设计方法； 3.加法器的VHDL建模与设计方法； 4.乘法器的VHDL建模与设计方法。 5. Max+plusII开发系统操作与应用 教学建议 1.要求复习《数字电路》中与本章相关的知识； 2.熟悉VHDL教材中的关于逻辑门电路和各类触发器的VHDL描述方法； 3.灵活运用基本逻辑电路模块设计组合电路，并能正确地进行VHDL程序设计； 4. 熟练掌握Max+plusII开发系统的操作与应用； 5.建议学时数为6～8学时。 3.1　引言? 常用的最基本数字电路模块是数字通信系统中不可缺少的基本组成部分，如各种基本门电路可构成基本组合逻辑电路和时序逻辑电路。这些电路在数字系统中有成熟的电路模型和逻辑表达式。因此常用的基本数字电路模块的VDHL模型，就是基本门的电路模型或对应的布尔代数的数学模型。在这一层次的VHDL建模就是VHDL-（RTL/门）级建模。 其模型基础是由数字逻辑符号表示的电路模型，而对于RTL级的基本门的VDHL描述，非常简单，只需用VHDL语言简单描述门的特性。对于较复杂的基本电路模块，例如二进制计数器的VHDL建模，是在其行为功能的基础上，建立一个流程图模型，其对应的VHDL编程以流程图为路线进行，既便于编程，又便于程序分析。本章将首先介绍门电路的VHDL编程描述，然后在基本门电路的基础上，介绍组合逻辑电路和时序逻辑电路的VHDL建模和编程设计，并单独就加法器和乘法器，作为数字通信系统的重要部件进行建模与设计。 3.2　基本组合逻辑电路的VHDL的模型与设计 数字逻辑电路可分为两类。一类逻辑电路的输出只与当时输入的逻辑值有关，而与输入的历史情况无关，这种逻辑电路称为组合逻辑电路（Combinational Logic Circuit）。另一类逻辑电路的输出不仅与电路当时输入的逻辑值有关，而且与电路以前输入过的逻辑值有关，这种逻辑电路称为时序逻辑电路（Sequential Logic Circuit）。 尽管基本门电路的电路模型很简单，但为了逐步形成建模的思想和方法，为更复杂的电路模块或系统的建模打下基础，本节将仍按建模的思路来逐步进行介绍。 3.2.1　非门电路 1.模型 根据VHDL语言的特点，对最基本门电路进行直接描述，其VHDL模型是非门的逻辑符号，如图3-1所示。 图3-1 非门模型 其布尔代数模型为： 　　　　　　　　　　　　　　（3-1） 用VHDL语言描述为：b=not a 。 2.　程序设计 按照VDHL语言的结构特点，首先要给该模型确定一个实体名，然后确定一个结构体名。为了方便，我们取实体名为not1，取结构体名one。由于是门级的VHDL描述，无需更多解释，可直接实现VHDL编程设计如下： library ieee; use ieee.std_logic_1164.all; entity not1 is port(a: in std_logic;b: out std_logic);――定义输入端口a，输出端口b end entity not1; architecture one of not1 is begin b=not a ; ――逻辑“非”描述 end architecture one; 3.　仿真验证 仿真验证的步骤： 第一步：根据VHDL有关教程的知识和方法验证源程序的语法的正确性并进行综合或编译。 第二步：进行波形验证。根据上面的源程序，按照VHDL程序在MAX+plusⅡ平台上，得到的波形仿真的验证结果如图3-2所示。 3.2.2　与门电路 1.　模型 以二输入与门为例，以逻辑符号表示的模型如图3-3所示。 图3-3 与们模型 其布尔代数模型为： 　　　　　　　　　　　　　　　（3-2） 用VH