第8章 Verilog有限状态机设计.ppt

主要内容 8.1 Verilog HDL有限状态机的一般形式 8.2 Moore型有限状态机设计 8.3 Mealy型有限状态机设计 8.4 System Verilog的枚举类型应用 8.5 状态机图形编辑设计方法 8.6 状态编码 8.7 非法状态处理 8.8 硬件数字技术排除毛刺 8.4 SystemVerilog的枚举类型应用 把例8-4的状态变量改为如下枚举类型： 保存类型为.sv 8.5 状态机图形编辑设计方法 8.6 状 态 编 码 给状态编上码。 8.6.1 直接输出型编码 计数器：计数输出就是各状态的状态码。 当计数到m时，采用异步清0的方式可以模m计数器。 当计数到m时，采用同步清0的方式可以模m+1计数器。 当把状态编码直接输出作为控制信号，即out=state。状态码直接输出型状态机。 * 第8章 Verilog 有限状态机设计 第八章 Verilog有限状态机设计 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路； 其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态；究竟转向哪一状态不但取决于各个输入值，还取决于当前状态。 状态机可用于产生在时钟跳变沿时刻开关的复杂的控制逻辑，是数字逻辑的控制核心。 8.1 Verilog HDL有限状态机的一般形式 高效的顺序控制模型：状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 容易利用现成的EDA优化工具。 性能稳定：状态机容易构成性能良好的同步时序逻辑模块。 设计实现效率高：状态机的HDL表述丰富多样、程序层次分明，易读易懂。 高速性能：在高速运算和控制方面，状态机更有其巨大的优势。 高可靠性。 8.1.1 为什么要使用状态机 8.1.2 有限状态机的结构 分类： 从状态机的信号输出方式上：Mealy型与 Moore型。 米利机的下一状态和输出取决于当前状态和当前输入； 摩尔机的下一状态取决于当前状态和当前输入，但其输出仅取决于当前状态。 状态机的描述结构上：单过程状态机与多过程状态机。 从状态表达方式：符号化状态机和确定状态编码的状态机。 状态编码方式上分：顺序编码状态机、一位热码编码状态机或其它编码状态机 状态机的结构 说明部分 状态转换变量的定义和所有可能状态的说明，必要时还要确定每一状态的编码形式。 包括4个部分：说明部分、主控时序过程、主控组合过程、辅助过程 说明：用参数parameter来定义各状态的，其中各状态的取值或编码必须写上。typedef是用户自定义语句关键词，enum是定义枚举类型关键词，type_user是标示符。 2. 主控时序过程（REG进程） 负责状态机运行和在时钟驱动下负责状态转换的过程。 3. 主控组合进程（COM进程） 主控组合过程也可称为状态译码过程，其任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序过程的信号）以及当前状态的状态值确定下一状态（next_state）的取向， 即next_state的取值内容，以及确定对外输出或对内部其它组合时序过程输出控制信号的内容。 4. 辅助进程 配合状态机工作的组合过程或时序过程。 时序过程只负责将当前状态转换为下一状态，不管将要转换的是哪一个状态。 rst是低电平有效，clk是上升沿有效。 观察输入信号0到3的变化，此例是Moore还是Mealy型？ 8.1.3 状态机设计初始控制与表述 （1）打开“状态机萃取”开关。 （2）关于参数定义表述 用parameter进行参数定义虽然十分必要，一旦打来状态机萃取开关，状态定义可以十分随意。定义什么值都可以。 （3）状态变量定义表述 8.2 Moore型有限状态机的设计 Mealy状态机：输出是当前状态和所有输入信号的函数。不依赖时钟同步。 Moore状态机：输出仅为当前状态的函数，所以在输入发生变化时还要等待时钟的到来，所以比机要多等待一个时钟周期。 8.2.1 ADC采样控制设计及多过程结构型状态机 START：转换启动信号，高电平有效。 ALE:模拟信号输入选通端口地址锁存信号。上升沿有效。 EOC：转换结束信号。高电平有效，表示转换结束。是0809发送给状态机的信号。 OE:输出允许信号，高电平有效，表示转换结束可以把结果输出去了。 EOC：转换结束信号。高电平有效，表示转换结束。是0809发送给状态机的信号。 接上页 过程： 复位信号后进入状态s0； 第二个clk上升沿后，状态机进入s1,由START、ALE发出启动采样和地址选通的控制信号，之后EOC进入了低电平，0809的8位数据输出端出