ad9954编程注意事项和寄存器介绍.pdfVIP

关于这篇翻译的几点申明 1. 翻译参与人员是成都信息工程学院的 王堃 邓练 王继承。 2. 由于能力和时间有限，只翻译了自己觉得对我们这次培训有用的 部分。其它部分希望有兴趣的人自己查阅PDF. 3. 这个翻译是基于AD公司的AD9954 的PDF 的，翻译了部分页数的 部分内容。有部分内容由于在一个 “AD9954 中文 “的PDF上有了 说明，我们就没有再翻译，有需要可以联系我们。 4. 这篇文章是翻译来我们自己查阅用的，如果你在使用这个文档的 所产生的问题责任由你自己负责，所有错误都是因为你不自己看 PDF!! :- ) 5. 不需要感谢，只需要大家在传阅这篇翻译的时候不要删除这几点 申明。 6. 有任何问题可以联系我们QQ: 王堃 4164162邓练王 继承405117024 7. 时间 ：2007-8-11 8. 地点 ：成都信息工程学院 高频培训实验室 PDF13,14 几个核心词汇的解释：（ 页） 参考频率：REFCLK Input AD9954有几种生成内部系统时钟的方式，片上的振荡环路可以通过 外部的时钟输入引脚链接的晶振产生一个低频参考信号。系统时钟可 以通过内部的一个锁相倍频使低频的输入信号生成一个低频信号源 的供给系统高采集率的DDS和DAC使用。为了得到最好的效果，外部晶 振要尽量稳定，无噪声。 通过对CLKMODESELECT引脚，CFR14和CFR27:3的设置可以设定 系统的时钟工作模式，需要注意这些引脚只支持1.8v的逻辑电压，不 支持3.3v的逻辑电压。CLKMODESELECT引脚为高的的时候，激活了内 部震荡回路，通过外部晶振输入的频率，系统产生一个缓冲过的信号。 当内部时钟被禁用时，外部晶振必须提供一个参考频率，对于不 同的操作，如果是单端输入参考频率的话，应该在不用的引脚和模拟 VCC之间连接一个0.1uf的电容。有了这个电容，时钟输入引脚的偏斜 电压 （biasvoltage ）会是1.35V.5号框图是对时钟工作模式设置的 总结。注意对锁相环的倍频是通过CFR27:3这几个位进行设置的, 和CFR14是相互独立的。 倍频器： 片上的锁相环电路可以参考频率进行倍频。通过对CFR27:3.这 几个控制位，可以设置倍频率。倍频值是在0x04 到 0x14 之间 （4 ——20倍）。编程时使用者应该考虑倍频器的最大输入频率， 在倍 频比修改后，必须有一段时间的延时让锁相环去锁定。 （大概1ms） ThePLL isbypassedbyprogrammingavalueoutsidetherange of 4 to 20 (decimal). When bypassed, the PLL is shut down to conserve power. （这一段不理解，大家自己查阅吧）。 压控振荡器VCO可以通过对(CFR22)位的设置进行精确范围的 设置。 环路滤波器 （loop filter）链接的电容和电阻的推荐取值在框 图4上。 DAC 输出 和大多数的DAC不一样的是，AD9954的参考点是AVDD,而不是 AGND。两个双向输出端提供一个最大值输出电流，微分输出可以减少 DAC输出产生的共态噪声，从而有更好的信噪比。最大电流是由外部 DAC_R 引脚和 DAC ground 引脚直接链接的电阻R 决定的，计算方 SET SET 程如下。 R （39.19/Iout） SET 最大输出电流是15MA.限制到10ma以下有更好的spurious-free dynamic range (SFDR)效果。 DAC输出-5.0v到+5.0v之间。超出这个范围会产生过载以至于烧 毁DAC输出电路.要注意输出电压不要超出这个范围。 比较器： 许多应用都是方波而不是正弦波，该芯片为了支持这种应用，自 身带有片上比较器，片上比较器特点为带宽大于200M，电压输入范 1.3 1.8 CFR16 围为 到 ，比较器可通过使用控制字——