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第三讲　FPGA/CPLD硬件设计开发 信息与通信学院：谢跃雷 2．CPLD的isp方式编程 ispLSI器件的编程采用E2CMOS元件来存储数据，编程时通过行地址和数据位对E2CMOS元件寻址。编程的寻址和移位操作由地址移位寄存器和数据移位寄存器完成。两种寄存器都按FlFO（先入先出）的方式工作。 由于器件是插在目标系统中或线路板上进行编程，因此在系统编程的关键是编程时如何使芯片与外部脱离。 编程时连线 器件编程时需要五根信号线用来传递编程信息： 1）ispEN：编程使能信号。当=1时，器件为正常工作状态；当=0时，器件所有的I/0端被置成高阻状态，因而切断了芯片与外电路的联系。 2）SDO：为数据输出线。 3）SLCK：为串行时钟线。 4）SDI：向串行移位寄存器提供编程数据和其它命令。 5）MODE：为编程状态机的控制线，SDI与MODE一起为编程状态机的控制线。 ISP状态机共有三个状态： 闲置态（IDLE）、移位态（SHIFT）和执行态（EXECUTE），三种状态转移图如下图所示。 四、FPGA/CPLD芯片应用电路设计 特殊功能的管脚 电源脚VCC和GND，VCC一般分为VCCINT和VCCIO两种 JTAG管脚：实现在线编程和边界扫描 配置管脚（FPGA）：用于由EEPROM配置芯片 信号管脚 专用输入管脚：全局时钟、复位、置位 可随意配置其功能为：输入、输出、双向、三态 硬件设计注意点 下载配置方式的选取 供电电压 VCCINT VCCIO 电源的滤波 Pin to pin 兼容原则 空闲I/O的处理 时钟的走线 输出调试信号 器件选取 FPGA 普通单片机 EPROM或 串行E平方ROM PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0 方案5:PS端口单片机软件方式配置 单片机I/O端口 单片机软件配置方案缺点： 1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。 2、配置速度慢，不能用于反应速度要求高的领域。 3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。 4、电路面积比较大 5、实验模式不规范 单片机产生配置时序、读 取EPROM中的配置数据 EPROM中 放置多个不 同功能的配 置文件 对FPGA进行配置 使用单片机配置FPGA 图2-54 MCU用PPS模式配置FPGA电路 单片机使用PPS模式配置时序 用89C52进行配置 各种规模的 FPGA ASIC/CPLD 大容量EPROM PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0 方案6:PS端口ASIC/CPLD硬件高速配置方案 I/O端口 缺点： 1、电路面积比较大 PC机选择JTAG下载模式 掉电配置选择PS下载模式 掉电保护配置复位 40MHz配置时钟源 掉电保护配置器件 配置文件ROM 配置成功指示 PC机 FPGA 应用电路系统 CPU/CPLD 大容量ROM/EPROM/ FLASH芯片 FPGA 应用电路系统 CPU/CPLD RAM 方案1 方案2 1、通用编程器 2、通用仿真器 3、虚拟仪表 … … FPGA的配置和重配置(RECONFIGURATION） 通过EDA工具中的LPM模块调用 如LPM_ROM，LPM_FIFO等 FPGA中的硬件EAB/ESB 硬核IP或嵌入式硬件模块（如EAB）调用图示 通过LPM编辑器或直接编辑设计（调用），以及参数设定LPM模块的相关底层文件（或元件） 顶层系统调用 产生HARDCOPY文件 ASIC无缝转化 ALTERA HARDCOPY ASIC设计流程 FPGA硬件系统测试仿真 ASIC顶层设计 STRATIX系列FPGA 规范的配置方案 JTAG端口 FPGA PS配置端口 PC机 配置适配电路 配置器件 或配置电路 FPGA PS配置端口 PC机 配置适配电路 配置器件 或配置电路 不规范的配置方案 * * 原理图/HDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 应用FPGA/CPLD的EDA开发流程: 下载线及下载板电路 用户板电路设计 通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载