数字电子电路技术第三章组合逻辑电路..ppt

例12：用数据选择器实现F（A、B、C、D）= ∑（1，5，6，7，9，11，12，13，14） 方法1：用16选1数据选择器（或用两个8选1数据选择器） 令：D1 = D5 = D6 = D7 = D9 = D11 = D12 = D13 = D14 = 1，其余为0。 方法2：用一个8选1数据选择器实现（采用降维图法）。原式填入卡诺图： 此题D为高位，可采取削去A或D两种方式。 3.2.4 加法器 一、1位加法器 1. 半加器，不考虑来自低位的进位，将两个1位的二进制数相加 输 入 输 出 A B S CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 2. 全加器：将两个1位二进制数及来自低位的进位相加 输 入 输 出 A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 74LS183 74HC183 二、多位加法器 串行进位加法器 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 举例：A=1101, B=1001, 计算A+B 优点：简单 缺点：慢 2. 超前进位加法器 基本原理：加到第i位 的进位输入信号是两 个加数第i位以前各位 （0 ~ j-1）的函数， 可在相加前由A,B两数确定。 优点：快，每1位的和 及最后的进位基本同时产生。 缺点：电路复杂。 74LS283 74LS283 — 四位全加器，内部为4个一位全加器串联。 右下图， 三、用加法器设计组合电路 基本原理： 若能生成函数可变换成输入变量与输入变量相加 若能生成函数可变换成输入变量与常量相加 例：将BCD的8421码转换为余3码 输 入 输 出 D C B A Y3 Y2 Y1 Y0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 3.2.5 数值比较器 用来比较两个二进制数的数值大小 一、1位数值比较器 A,B比较有三种可能结果 A B YA＞B YA＜B YA=B 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 二、多位数值比较器 1）功能：比较两个4位二进制数（如A=A3A2A1A0、B=B3B2B1B0）的大小。 2）原理：从高位开始比较，如相等，比较次高位···· 如各位数全相等，则A、B相等。 3）表达式： 从高位开始比较，如相等，看下一位······· 各位全相等（所有异或非为1），则A=B 第三种情况 2. 集成电路CC14585 实现4位二进制数的比较 特点：4位比较器，带有扩展端（IA＞B、IA＜B、IA＝B），用于多片连接。 例如：用两片74LS85可实现8位比较器。 74LS85的功能表： A、B比较 I A＞B I A＜B I A＝B Y A＞B Y A＜B Y A＝B A＞B 任意 任意 任意 1 0 0 A＜B 任意 任意 任意 0 1 0 A＝B 0 0 0 1 1 0 0 0 0 1 1 0 3. 比较两个8位二进制数的大小 模块化设计总结 选择合适的集成电路； 减少电路所需的模块总数； 降低成本； 提高电路可靠性。 （1）根据电路的逻辑功能要求画出电路结构框图，且按 功能将其划分成若干个子方框。 （2）根据各子功能框的要求，选用合适的MSI或LSI。 （3）根据实际情况，有时需按传统设计方法设计出相关 的接口电路和外围辅助电路。 设计步骤： 设计原则： 例14：试用 74LS138和与非门构成一位全加器。 解:全加器的最小项表达式应为 Si = Ci+1 = 138画图实现 例15：设计一个将8421BCD码转换成余3BCD码的码组转换器。 （2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器）。 （3）采用译码器附加相应数量门（本题需一块4线-16线译 码器和四个门）。 （5）采用ROM和可编程逻辑器件（后续章节学习）。 经比较，采用第(4)种方法最经济合理。 （1）利用经典的传统设计法，用SSI实现。 （4）采用一块四位二进制加法器。 3.3 组合逻辑电路中的竞争-冒险现象 3.3.1 竞争-冒险现