课件2 -- 最小系统设计.ppt

Page ? * TMS320F28335 DSP开发实战-模块精讲 第2章 最小系统设计 目录 DSP及附属电路 引导模式跳线设计 复位模块设计 时钟设计 总线扩展内存设计 电源设计 JTAG接口设计 AD模块设计 GPIO设计 串行通讯模块设计 PCB布局布线 焊接调试 本章阅读小提点 1、本书“实战为先，倒序学习”。 2、0000B表示二进制的0000，而不是十六进制的0x0000B。 3、“xxx寄存器位6”意思是“xxx寄存器的字位6号”， 也就是xxx寄存器从0字位开始数，字位6号， 注意：从0字位开始，而不是从1开始； 引子 我们设想之中的最小系统结构框图如图2.x所示。 包括时钟、电源、JTAG接口、复位模块、一个GPIO控制的LED、 外扩SRAM和FLASH、串行通讯模块。 典型应用 DSP及附属电路 1、 QFP-176封装 2、型号全程： TMS320F28335PGFA 典型应用 引导模式跳线设计 1、 支持多种引导启动模式，详见书中表格。 2、通过引脚的高低电平的组合来选择引导模式。 典型应用 复位模式设计 1、出发点：电子系统可能会受外部或内部干扰，或者程序编写有漏洞， 导致系统工作异常，常常会执行错误指令，出现意想不到的结果， 此时我们就应该复位系统。 2、复位的方式有多种：上电复位、手动复位、看门狗复位、电源监控复位、 模拟器重定。 典型应用 低电平复位电路 仿真器重启 1、可以在CCS集成开发环境中 选择“Reset CPU”选项，实 现仿真器产生复位信号，从而 使DSP芯片复位。 典型应用 复位时序 典型应用 1、在PLLCR写入之后，PLL锁相相位开始，在这个时间段内，SYSCLKOUT保持 为OSCCLK×2。在PLL锁相完成之后（一般会耗时131072个OSCCLK周期）， SYSCLKOUT将会输出新的频率：OSCCLK×4. 。 时钟设计 1、三种方案： ■ 晶体 + 内部振荡器； ■ 3.3V外部振荡器； ■ 1.9V/1.8V外部振荡器。 2、我们采用第一种方案。无源晶振+起振电容。 典型应用 总线扩展内存设计 1、通过总线来扩展两个内存：SRAM和Nor FLASH。 2、查找内存映像表： ■ 可供外部内存使用的地址只有三段：ZONE 0、ZONE 6和ZONE 7。 ■ 这三段的大小是：ZONE 0为4*16位，ZONE 6和ZONE 7都是1M*16位。 3、地址总线、数据总线、控制总线（片选、读写选通）、电源引脚 典型应用 电源设计 1、电源是板子运行的基石。电源的质量、稳定性、纹波情况。 2、需要电源的类型： ■ I/O电源：VDDIO，该类引脚需要连接3.3V； ■ CPU核电源：VDD，该类引脚需要连接1.9V或者1.8V。 ■ ADC模拟电源引脚：VDDA2，VDDAIO，该类引脚需要连接A3.3V ■ ADC核电源：VDD1A18，VDD2A18（仅限于F280x/280xx）， 该类引脚需要连接1.8V。 ■ FLASH程序电源：VDD3VFL，该引脚必须一直连接在3.3V 数字 Flash电源上。 ■ 电源地：VSS，VSSIO，该类引脚需要连接电源的地平面GND； ■ ADC模拟地：VSSA2，VSSAIO，该类引脚需要连接AGND ■ ADC模拟/内核地：VSS1AGND，VDD2AGND，该类引脚需要连接AGND ■ 其他芯片：3.3v和GND。 上电顺序 1、上述的DSP所有电源引脚都必须连接正确，不能悬空任何引脚。 2、 F2833x/F2823x并没有要求严格的上电循序以便保证所有模块正确的 复位状态，但是如果IO引脚电移位输出缓冲之中的3.3V晶体管先于1.9V 晶体管上电，则可能会导致输出缓冲误打开，将会导致上电过程中引脚失灵。 供电模块 1、输入直流5V电源，自锁开关，滤波电路，分两路进入LM1117-ADJ和 LM1117-3.3芯片，分别产生1.9V和3.3V，滤波电路。还设计了电源指示灯。 2、滤波电路设计。 3、数字电路和模拟电路。一点连接。 JTAG接口 1、 JTAG，英文全称是：Joint Test Action Group。 。 2、14针和20针。各个引脚的含义。 3、有缓冲、无缓冲、多个目标器件、级联。 A/D模块设计 1、自带片上AD模块。 2、AD模块引脚说明。 3、用运放组建的电压跟随器，以便增大阻抗，提高驱动能力。 GPIO及引脚扩展设计 1、 DSP的引脚共有176个，其中有88个GPIO 2、为了日后扩展的需要，我们要把这些引脚引出来。 3、安排一个GPIO引脚，外接一个LED。 串行通信模块设计 1、多种串行接口，包括SCI、CAN、SPI、IIC等。 2、 F28335最小系统中，有以下这