CPLDFPGA可编程逻辑器件 实例教学一 数据选择器.pptVIP

数据选择器的设计 桂林师范高等专科学校 羊日飞 数据选择器（也称多路选择器） 数据选择器集成电路74LS153 4选1数据选择器的 行为/功能描述 有4路输入端口(d0,d1,d2,d3)，并且在任一时刻有且仅有其中的一路与输出端口相连。 哪路输入作为输出是由另外两个输入选择信号(s1,s0)确定的。（如何确定？） 数据选择器VHDL代码编写——库引用 引用IEEE库 引用IEEE库中的std_logic_1164程序包 数据选择器VHDL代码编写——实体 实体名: mux4 4路输入端口名：d0、d1、d2、d3 选择信号输入端口名：s0、s1 输出端口名：q 数据选择器VHDL代码编写——结构体 数据选择器VHDL代码编写——结构体（相关语法） VHDL数据对象 VHDL语言中用于进行赋值等操作的客体 数据对象包括以下三种：信号、变量、常量。 信号 是数据连接和通信的方式。（实体的端口也是一种信号） 声明一个新的信号的语法： signal 信号名: 信号类型； 信号的赋值 信号名=表达式； 实体 实体描述的可以是一个完整的电路、电路的某个组成模块。 实体描述电路的外部特性：端口说明 端口的信号类型 信号类型 bit、std_logic、integer、bit_vector、std_logic_vector std_logic：标准逻辑位，该信号类型有8种取值： ‘X’ - -强未知 ‘0’ - -强0 ‘1’ - -强1 ‘Z’ - -高阻态 ‘W’ - -弱未知 ‘L’ - -弱0 ‘H’ - -弱1 ‘_’ - -无关 信号类型 std_logic_vector 标准逻辑矢量 就是标准逻辑位类型std_logic的数组，用于信号的组合。 其中的每个信号都是标准逻辑位std_logic类型。 信号声明举例： signal DATA：std_logic_vector(2 downto 0); P0: in std_logic_vector(7 downto 0); 数据选择器VHDL代码编写——结构体（相关语法） 连接操作符“” 可以将同类型的信号组合起来，构造一个数组。 例如： 数据选择器VHDL代码编写——结构体（相关语法） 条件信号赋值“when … else” 数据选择器VHDL代码编写——结构体（相关语法） 关系操作符“=” 将相同类型的数据对象进行数值比较看是否相等 构成赋值条件表达式 例如： 数据选择器VHDL代码编写——完整结构体部分的代码 数据选择器VHDL代码——综合结果 数据选择器VHDL代码——综合结果 Xilinx XC9500 CPLD开发板 Xilinx XC9500 CPLD开发板 开发板LED电路 开发板4位拨码开关电路 开发板按键电路 * * 请思考后说出来 当s1、s0等于”00”时，d0与输出端相连； 当s1、s0等于”01”时，d1与输出端相连； 当s1、s0等于”10”时，d2与输出端相连； 当s1、s0等于”11”时，d3与输出端相连； library ieee; use ieee.std_logic_1164.all ??? entity mux4 is port( d0,d1,d2,d3: in std_logic; s0,s1: in std_logic; q: out std_logic; ); end mux4; architecture mux4_stru of mux4 is begin end mux4_stru; 复习 语法格式 entity 实体名称 is port( 端口名：信号模式 信号类型； … ); end 实体名称； signal DATA:std_logic_vector(3 downto 0); signal A,B,C:std_logic; DATA=ABC; 语法格式: 赋值目标信号 = 表达式 when 赋值条件 else 表达式 when 赋值条件 else 表达式 when 赋值条件 else … 表达式 ； 表示当某一赋值条件满足时，就将该项的表达式的值赋给目标信号。 在赋值过程中存在优先级顺序，前面的赋值条件优先判断。 signal A1:std_logic; A1=‘1’; architecture mux4_stru of mux4 is signal sel : std_logic_vector(1