用VivadoHLS为软件提速.PDF

手把手课堂：FPGA 101 用Vivado HLS 为软件提速 任何为代码瓶颈而苦恼的人 都应探索高层次综合工具与 Zynq SoC 的组合出击。 作者：David C. Black 在编写软件时，您有没有遇 从软件角度思考这一转变， Doulos 高级技术人员 到过无论怎么努力编码，软 我开始更加担心软件接口 david.black@ 件都不能按您期望的速度 问题。毕竟，HLS 创建的硬 运行？我遇到过。您有没有 件专注于处理硬件接口。我 想过，“有没有什么简单而 需要一些易于访问的工具 且成本不高的方法可将一 （如协处理器或硬件加速 些代码输入多个定制处理 器）来加快软件运行速度。 器或定制硬件？”毕竟，您 而且，我不想编写新的编译 的应用只是众多应用中的 器。为了方便与软件的其它 一个，而且创建定制硬件需 部分交换数据，这个接口应 要花费时间和成本。是不是 该类似于简单的存储单元， 这样？ 我们可以在其中输入信息 最近听说了赛灵思的高层 并稍后读取结果。 次综合工具Vivado®HLS 后， 然后我有了新的发现。 我开始重新思考这一问题。 Vivado HLS 支持以相对较小 高 层 次 综 合 工 具 与 的努力轻松创建AXI 从接口。 Zynq®-7000 All 这让我开始思考，创建加速 Programmable SoC 的结合 器也许没有那么难。于是， 为设计开辟了新的可能性， 我编码了一个简单的实例 其 中 Zynq®-7000 All 来探索这种可能性。探索的 Programmable SoC 结合了 结果让我惊喜不已。 带有 FPGA 架构的双核 下面看看我用了什么方法， ARM®CortexTM-A9 处理器。 并思考这种方法所得出的 这类工具可以用C 语言，C++ 结果。 语言或SystemC 源代码创建 在我的实例中，我选择了对 高度优化的 RTL。近年来， 一系列简单的矩阵运算 （如 出现很多这项技术的提供 加法和乘法）进行建模。我 商，且其采用率也不断提高。 不想将它限制在固定的大 如果我只用Vivado HLS 便能 小，因此，我必须同时提供 完成要求更高的计算，那么 输入阵列及各阵列的尺寸 将那些慢速代码迁移到硬 大小。理想的接口会