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- 2019-07-25 发布于天津
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全定制单元时序模型的建立罗松晖杜明蔡敏华南理工大学物理科学与技术学院广州摘要随着集成电路规模的不断增大工艺尺寸的不断缩小各种短沟效应及互连效应对电路性能的影响日益加重时序收敛成为设计者面临的最棘手问题之一时序验证是对电路的时序特性进行分析检查设计能否满足性能要求它在验证工作中占有非常重要的地位是辅助设计人员寻找电路性能瓶颈的最主要手段针对静态时序分析的应用本文提出了为全定制单元建立时序模型的方法这个方法考虑了信号渡越时间和输出负载的影响经实验证明这个方法是可行的关键词静态时序分析时序模型全定制图
全定制单元时序模型的建立
罗松晖 杜明 蔡敏
（华南理工大学物理科学与技术学院，广州 510640 ）
摘要：随着集成电路规模的不断增大，工艺尺寸的不断缩小，各种短沟效应及互连效应对电路性能的影响日益加重，时
序收敛成为设计者面临的最棘手问题之一。时序验证是对电路的时序特性进行分析，检查设计能否满足性能要求，它在
验证工作中占有非常重要的地位，是辅助设计人员寻找电路性能瓶颈的最主要手段。针对静态时序分析(STA)的应用，本
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