一种基于PERlVERiloG代码自动生成EDA工具.pdfVIP

维普资讯 l中国集成电路 =Z 二—_二三二 函 一 种基于Perl的Veril0g代码自动生成的EDAr8 科广电子 (珠海)有限公司 陈远 摘要：在大规模 IC设计中越来越 多地使用Verilog语言描述硬件功能井采用模块化设计方法 随着设计 规模的增大，设计 中的项目管理越采越重要和复杂，皋丈介绍了作青在3-作实践中开发的基于 rl的 EDA 工具．通过它可以方便地从设计文档 中 自动生成Verilog代码 ，确垛设计文档和 V州ilog代码的一致 · j生．提 高I作效率并保障设计质量 集成电路设计流程的简单描述 · 起 ．进行系统集成．完成整个设计 模块化没计将复杂的系统分割为众多易于设}{’ 在经过市场分析和产品定位的研究之后．通常 的子系统，降低了没汁复杂性 ．便于整个设计团队的 集成电路漫计团队会拿到设 十要求的史 本文，简 协川『丁作 但是模块化设计方法同时带来了项 目管 单介绍在设计要求确立之后的流程 ，一种简单 流 理上的难度，际了合理地划分模块之外．项 目经理需 程町以描述为： 要怙汁各模块的没汁难度列上作量．5)-t~8．给合适的 需要强谰的是这个流替 只足简单舸示例 ，庄 一 1- }l『li进行设汁 ．迁需要随时关注项 同的进展情况+ 个真实的没计项 目中，其中n勺许多 确保各模块设计进程协i掰一致 f H 1 步骤是反复交错进行的， 模块化设计中需要特别注意的楚任工程师开始 率史介绍的 EDA I．肄在模块设 各模堍的代码编写之前要确保彼此接 口的一致性 计到代码编写的过程LlJ他用 每一位 l程帅设汁的模块都是整个系统中的一部 舒．必定Lj同一设汁圈队巾的其他T程师设计的模 设计中面临的问题 块有州 f‘!l{J接 口 没有人愿意看到众多弛立工作很 好的模块集合拄一起之后不能1作‘，甚至因为不同 随着袋成电路设计规模的 口箍增 r程lf币对设计璎求的理解不同造成接 ]【不一致而导 大 模块化i殳计疗法得到r泛的利 敛系统集成无法进行 用，这种没计方法强调庄进 {芯片 作 昕住的设计剧队要求1：样师在进行模块设 的总体设H时合理地将一个复杂的 汁时将所负责模块与其它部分的接 1【列出来形成文 系统划分 多个模块 ．然后辨荇幔 鹊，榻l关的 l_程师必觚相 榆 这些接 =1【跟 自己负 块交给设 计匪l队中不刚的 。【 师 贵的模块是裔完全匹雨己 这项 作魁 I．程师开始代 步送 行设计 ，在各部升完成没计和 码编，与之前的没汁评审必需的步骤 验证之后 ．阿将不同的罐块集成庄 管我们是否愿意承认 ，多数 】程‘师天生不喜 42 ：：笙竺!：：E日互ll：口l蛙逝莹怯 申固垂 电培)杂志两www．i E．∞m 维普资讯