一种支持高效加法的FPGA嵌入式DSPIP设计-太赫兹科学与电子.PDF

第 15 卷 第 5 期 太赫兹科学与电子信息学报 Vo1.15，No.5 2017 年 10 月 Journal of Terahertz Science and Electronic Information Technology Oct.，2017 文章编号：2095-4980(2017)05-0867-07 一种支持高效加法的 FPGA 嵌入式 DSP IP 设计 1,2 1 1,2 1 王 楠 ，黄志洪 ，杨海钢 ，丁 健 (1.中国科学院 电子学研究所，北京 100190 ；2 .中国科学院 中国科学院大学，北京 100049) 摘 要 ：提出了一种支持可变位宽高效加法的现场可编程逻辑门阵列(FPGA)嵌入式数字信号 处理(DSP)单元知识产权(IP)硬核结构，相比于 Altera 公司的 Stratix-III DSP 结构，基于本文提出的 优化结构可以更高效地实现加法、乘加以及累加等多种应用。利用软件对不同数据类型和位宽的 输入实现数据预处理，减小了硬件资源的开销，并进一步提升了电路性能。同时在 DSP 结构中加 入了乘法旁路器和二级符号位扩展的加法电路，在减小 DSP 实现面积的同时，支持超高位宽、高 速的流水线型加法运算，扩展了 DSP 的应用范围。采用 TSMC 55 nm 标准 CMOS 工艺设计并完成 了所提出的 DSP IP 核的电路实现，可实现包括 72 位可变位宽加法及 36 位可变位宽乘法等在内的 9 种运算模式。 关键词 ：现场可编程逻辑门阵列(FPGA) ；嵌入式 DSP ；加法运算；乘法旁路器；符号位扩展 中图分类号 ：TN914.42 文献标志码 ：A doi ：10.11805/TKYDA201705.0867 A design of FPGA embedded DSP IP core supporting efficient addition 1,2 1 1,2 1 WANG Nan ，HUANG Zhihong ，YANG Haigang ，DING Jian (1.System on Programmable Chip Research Departm ent, Institute of Electrics，Chinese Academy of Sciences，Beijing 100190，China； 2.University of Chinese Academy of Sciences，Chinese Academy of Sciences，Beijing 100049，China) Abstract： An embedded Field-Programmable Gate Arrays(FPGA) Digital Signal Processor(DSP) cores architecture which supports efficient width variable addition is presented. Compared with the Strat