第四章4讲逻辑路险象.pptVIP

组合逻辑电路设计 第4章 组合逻辑电路 教学内容 组合逻辑电路的竞争 组合逻辑电路的险象 教学要求 掌握竞争产生的原因和险象产生的原因 掌握险象的判断 掌握险象消除的两种方法 教学重点与难点 险象的判断与消除 一 组合逻辑电路的险象 竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后。 竟争的类型： 非临界竞争：不产生错误输出的竞争称为非临界竞争。 临界竞争：导致错误输出的竞争称为临界竞争。 险象：由竞争导至的错误输出信号。 引例 根据逻辑电路图可写出输出函数表达式为 引例 当输入信号A从高电平向低电平转换时，出现险象。 引例 根据逻辑电路图可写出输出函数表达式 引例 当输入信号A从低电平向高电平转换时，出现险象。 2 分类 按输出信号是否应该变化可分为静态险象和动态险象 静态险象：如果在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出，则称为静态险象。 动态险象：如果在输入变化而输出应该发生变化的情况下，输出在变化过程中产生了短暂的错误输出，则称为动态险象。 2 分类 按错误输出脉冲信号的极性可分为“0”型险象与“1”型险象。 “0”型险象：错误输出信号为负脉冲。 “1”型险象：错误输出信号为正脉冲。 3 险象的判断 举例 例1： 3 险象的判断 方法二：卡诺图法： 原理：作出函数卡诺图，并画出和函数表达式中各“与