实验模拟集成电路版本图方案.docVIP

PAGE 184 PAGE 185 实验38 模拟集成电路的版图设计 模拟集成电路设计是现代集成电路设计的重要组成部分。模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。 本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。 一、实验原理 1. 模拟集成电路版图中的器件与设计规则 在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。器件的定义存储在以.ext为后缀的器件萃取文件中。 在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属)，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。 表38.1 P型衬底N阱CMOS工艺下，λ=1.0μm部分设计规则 相对关系 长度(λ) 相对关系 长度(λ) Capacitor: Poly2 Minimum Width 3 Cap/Trans: Poly2toPoly2 Space 3 Minimum poly overlap with poly2 2 Capacitor: Poly2 Space to Active 2 Capacitor: Poly2 to Well Spacing 2 Capacitor: Poly2 to Well Edge 2 Cap/T: Poly2 Space to PolyCnt 3 Trans: Poly2 Minimum Width 2 Trans: Gate Extension Out of Active 2 Trans: Poly2 to Active Spacing 1 Trans: Poly2 to Poly Spacing 2 Cap/Trans: Poly Overlap of Poly2 2 Trans: P1P2overlap to P2Edge 2 Cap/T: P1P2overlap to P1Edge 2 Trans: Poly2 to ActCnt Space 3 Select overlap emitter contact 3 P-Base surround emitter select 2 Space between emitter select base 4 pbase overlap of base select 2 select overlap of base contact 2 N-Well overlap of pbase 6 P-Base space to collector active 4 Active overlap of collector contact 2 N-Well overlap of collector active 3 Select overlap of collector active 2 … … 在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。在集成电路版图绘制过程中，需要经常性地使用DRC功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，决定着版图的完成效率和完成质量。版图的设计规则是最小尺寸要求，将基本图形的尺寸有意绘制大些，DRC检查不认为是一种设计规则错误，但在整个集成电路中将造成芯片面积的浪费，所以在布局基本图形时，充分考虑器件必要的几何尺寸的同时，应使用尽量小的基本图形尺寸。 2.模拟集成电路版图图层定义 在Ledit软件环境中，P型衬底N阱CMOS 2P2M工艺条件下，模拟集成电路版图中除去与数字部分定义相同的基本层外，主要还定义有：一层多晶硅电阻识别标记（Poly Resistor ID）、二层多晶硅电阻识别标记（Poly2 Resistor ID）、N型扩散电阻识别标记（N Diff Resistor ID）、P型扩散电阻识别标记（P