Systemviem仿真数字锁相环试验说明.docVIP

Systemviem仿真数字锁相环试验说明 试验要求： 1. 用systemview设计并仿真一个完整的数字锁相环电路。 2. 试验条件设定 信号速率 10Hz 系统采样时钟设定：100Hz 2. 要求： 捕捉时间（即达到锁定状态所需时间） 1s 同步之后的抖动每秒钟小于1次 频率的捕捉范围在正负0.5Hz 相位的捕捉范围不小于 同步后的相位偏差小于，即1/10周期的最大偏差范围 3. 实验报告要求 写出设计思路和电路图，给出简短说明（即证明为什么你所设计的锁相环可以进行捕获和跟踪）。 对试验结果进行分析，成功和不成功的因素，为什么。 希望写出对本次试验的意见和改进建议。或者有好的试验或电路的设计思路，都可以写在实验报告中，作为我们今后工作的参考。对于作者将考虑适当的加分。谢谢大家。 试验注意事项 1. 在实验之前先进行逻辑的设计，仿真只是一种验证设计正确与否的手段，重点还在于人的因素—设计。 2. 试验前注意将试验中可能用到的基本元件做出规划，参考下面的说明加以熟悉。 3. 试验后将试验结果保存并且完成试验报告 4. 尽量独立完成仿真试验。 试验中用到的systemview元件的简要参考 以下是一些在实验中可能用到的元件的简要说明，方便大家查找和使用。 1. 信号发生元件库 以下元件位于source库中 脉冲串：可以用来产生周期性方波 伪随机序列发生器可以产生随机码，用来进解