南京邮电大学微机第5章.ppt

第7章 总 线 CPU 系统总线 总线插槽 AB AB DB DB CB CB CPU 总线 7.2 总线与总线标准 7.1 32位微处理器的外部引脚 地址锁存缓冲器 数据锁存缓冲器 总线控制逻辑 I/O 接 口 存储器系统 I/O 接口 总线的类型 按总线连接的对象和所处系统的层次分 芯片级总线 系统总线 局部总线 外部总线 7.1 32位微处理器的外部引脚 （教材P.27) 1.数据线 数据线：D63~D0共64位 Pentium 处理器的外部引脚 2.地址线 A31~A3：高29位地址线 BE7#~BE0#：字节允许信号（存储体选中信号） 外围电路对BE7#~BE0#译码以产生A2~A0信号 时钟输入CLK 是微处理器内部与外部操作的同步时基信号，由时钟（CLK）输入信号来提供。