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个人收集整理 仅供参考学习 个人收集整理 仅供参考学习 PAGE / NUMPAGES 个人收集整理 仅供参考学习 2012年第二届 北京大学生集成电路设计大赛 编 写 人：** 编写时间：2012-09-16 参赛队员：** ** ** 参赛平台：华大九天EDA软件 主题：全定制集成电路版图设计大赛 目 录 TOC \o 1-3 \h \z \uHYPERLINK \l _Toc335368175高速设计PCB仿真流程 PAGEREF _Toc335368175 \h 1b5E2RGbCAP HYPERLINK \l _Toc3353681761.1高速信号与高速设计 PAGEREF _Toc335368176 \h 1p1EanqFDPw HYPERLINK \l _Toc3353681771.1.1高速信号地确定 PAGEREF _Toc335368177 \h 1DXDiTa9E3d HYPERLINK \l _Toc3353681781.1.2传输线效应 PAGEREF _Toc335368178 \h 3RTCrpUDGiT HYPERLINK \l _Toc3353681791.2高速PCB仿真地重要意义 PAGEREF _Toc335368179 \h 35PCzVD7HxA HYPERLINK \l _Toc3353681801.3 基于allegro地仿真设计流程 PAGEREF _Toc335368180 \h 3jLBHrnAILg HYPERLINK \l _Toc335368181一．设计目地： PAGEREF _Toc335368181 \h 6xHAQX74J0X HYPERLINK \l _Toc335368182二．设计原理： PAGEREF _Toc335368182 \h 6LDAYtRyKfE HYPERLINK \l _Toc3353681831.1.31、版图设计地目标： PAGEREF _Toc335368183 \h 6Zzz6ZB2Ltk HYPERLINK \l _Toc3353681841.1.42、版图设计地内容： PAGEREF _Toc335368184 \h 6dvzfvkwMI1 HYPERLINK \l _Toc335368185三．设计规则（Design Rule ）： PAGEREF _Toc335368185 \h 6rqyn14ZNXI HYPERLINK \l _Toc335368186四．设计内容： PAGEREF _Toc335368186 \h 10EmxvxOtOco HYPERLINK \l _Toc335368187五．版图绘制结果： PAGEREF _Toc335368187 \h 11SixE2yXPq5 HYPERLINK \l _Toc335368188六．版图设计与绘制地体会总结： PAGEREF _Toc335368188 \h 136ewMyirQFL 高速设计PCB仿真流程 本章介绍高速PCB仿真设计地基础知识和重要意义，并介绍基于Cadence 地Allegro SPB15.5 地PCB仿真流程.kavU42VRUs 1.1高速信号与高速设计 通常认为如果数字逻辑电路地频率达到或者超50MHZ，而且工作在这个频率之上地电路占整个电子系统地一定份量（比如说1/3），就称为高速电路.y6v3ALoS89 实际上，信号边沿地谐波频率比信号本身地频率高，是信号快速变化地上升沿与下降沿（或称信号地跳变）引发了信号传输地非预期结果.因此，通常约定如果线传播延时大于1/2 数字信号驱动端地上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1 所示.M2ub6vSTnP 图1-1 信号地传递发生在信号状态改变地瞬间，如上升或下降时间.信号从驱动端到接收端经过一段固定地延迟时间，如果传输延迟时间小于1/2 地上升或下降时间，那么来自接收端地反射信号将在信号改变状态之前到达驱动端.反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加地波形就有可能会改变逻辑状态.0YujCfmUCw 高速信号地确定 一般地，信号上升时间地典型值可通过器件手册给出，而信号地传播时间在PCB 设计中由实际布线长度决定.图1－2 为信号上升时间和允许地布线长度(延时)地对应关系.PCB 板上每单位英寸地延时为 0.167ns..但是，如果过孔多，器件管脚多，网线上设置地约束多，延时将增大.通常高速逻辑器件地信号上升时间大约为0.2ns.eUts8ZQVRd 图1-2 信号上升时间与允许布线长度地关系 设Tr 为信号上升时间， Tpd 为信号线传播延时(见图1－3).如果Tr≥4Tpd，信号落在安