数电实验研究报告12一位减法器一位加法器.docVIP

个人收集整理 仅供参考学习 个人收集整理 仅供参考学习 PAGE / NUMPAGES 个人收集整理 仅供参考学习 熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境实验报告 学生姓名：李旭 文超周 班级学号：11自动化 1138033 1138019 指导老师：潘秀琴 实验报告内容 实验名称：学习QurtusII基本功能和使用方法,完成一位减法器、一位加法器地原理图输入和文本输入、编译校验及功能仿真.b5E2RGbCAP 二、实验学时：4学时 三、实验目地：熟悉Quartus II基本功能和使用方法,掌握原理图输入、文本输入地步骤. 四、实验内容：完成一位加法器、一位减法器地设计输入并进行仿真输出. 五、实验原理：数字逻辑电路中各种门电路地功能和使用方法 六、实验步骤： 1.了解quartusII地基本功能使用； 2.设计输入：首先设计出逻辑电路,然后将所设计地数字逻辑电路以某种方式输入到计算机中,QuartusII有原理图输入和文本（代码）输入两种输入模式.p1EanqFDPw 3．设计编译校验：编译连接好地输入图形. 七、实验结果： 1.加法器：A.半加器 原理图： 文本： 波形图： B．一位全加器 全加器： 原理图： 文本输入： 波形图： 2.减法器： 原理图： 文本输入： 波形图： 八、心得体会：这是使用这个软件地第二次实验对于软件地使用已经比较熟练能够很快连接好电路进行试验 九、附录：程序代码 1.加法器： A.半加器 module adder(a,b,s,co); input a,b; output s,co; and X1(a,b); xor Y1(a,b); endmodule B.一位全加器 module onebit_fulladd(a,b,ci,sum,cout); input a,b,ci; output sum,cout; wire sum_temp,c_1,c_2,c_3; xor xor1(sum_temp,a,b); xor2(sum,sum_temp,ci); and and1(c_1,a,b); and2(c_2,a,ci); and3(c_3,b,ci); or or1(cout,c_1,c_2,c_3); endmodule 2.减法器 module minus(a,b,s,co); input a,b; output s,co; wire a_; not (a,a_); xor (s,a,b); and (co,a_,b); endmodule 版权申明 本文部分内容，包括文字、图片、以及设计等在网上搜集整理.版权为个人所有 This article includes some parts, including text, pictures, and design. Copyright is personal ownership.DXDiTa9E3d 用户可将本文地内容或服务用于个人学习、研究或欣赏，以及其他非商业性或非盈利性用途，但同时应遵守著作权法及其他相关法律地规定，不得侵犯本网站及相关权利人地合法权利.除此以外，将本文任何内容或服务用于其他用途时，须征得本人及相关权利人地书面许可，并支付报酬.RTCrpUDGiT Users may use the contents or services of this article for personal study, research or appreciation, and other non-commercial or non-profit purposes, but at the same time, they shall abide by the provisions of copyright law and other relevant laws, and shall not infringe upon the legitimate rights of this website and its relevant obligees. In addition, when any content or service of this article is used for other purposes, written permission and remuneration shall be obtained from the person concerned and the relevant obligee.5PCzVD7HxA 转载或引用本文内容必须是以新闻性或资料性公共免费信息为使用目地地合理、善意引用，不得对本文内容原意进行曲解、修改，并自负版权等法律责任.jLBHrnAI