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Altera可编程逻辑器件结构 Altera主流PLD器件 高端高密度FPGA Stratix、StratixII、StratixIII Stratix GX、StratixII GX 低成本FPGA Cyclone、Cyclone II CPLD MAX3000A、MAX II 高端高密度FPGA ：Stratix系列 器件概述 平面布局 逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE） 内嵌RAM块 时钟网络和锁相环 DSP块 I/O 器件概述 The Stratix family of FPGAs is based on a 1.5-V, 0.13-μm, all-layer copper SRAM process, with densities of up to 114,140 logic elements (LEs) and up to 10 Mbits of RAM. Stratix devices offer up to 28 digital signal processing (DSP) blocks with up to 224 (9-bit × 9-bit) embedded multipliers, optimized for DSP applications that enable efficient implementation of high-performance filters and multipliers. Stratix devices support various I/O standards and also offer a complete clock management solution with its hierarchical clock structure with up to 420-MHz performance and up to 12 phase-locked loops (PLLs). 器件概述 高端高密度FPGA ：Stratix系列 器件概述 平面布局 逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE） 内嵌RAM块 时钟网络和锁相环 DSP块 I/O 平面布局 平面布局 高端高密度FPGA ：Stratix系列 器件概述 平面布局 逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE） 内嵌RAM块 时钟网络和锁相环 DSP块 I/O 逻辑阵列块（LAB） 互连线（Interconnect）资源 块与块之间的行互连线R4、R8、R24。 块与块之间的列互连线C4、C8、C16。 LAB、RAM、DSP、IO块内部的局部互联线（Local Interconnect） 横向相邻块之间的直接互连线（Direct Link Interconnect） LAB中LE之间的查找表链（LUT Chain） LAB中LE之间的寄存器链（Register Chain） 行列互连线、局部互连线、直接互连线 查找表链和寄存器链 查找表链可以实现较宽的组合逻辑输入。 寄存器链可以实现移位寄存器。 互连特性 逻辑单元（LE） LE由一个4输入查找表、一个可编程寄存器、及一些辅助电路组成。 LE 的工作模式 正常模式：用作普通的组合逻辑功能。 动态算术模式：用作加法器、计数器、比较器等算术功能。 LE Operating Modes：Normal mode LE Operating Modes：Dynamic arithmetic mode 进位链 高端高密度FPGA ：Stratix系列 器件概述 平面布局 逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE） 内嵌RAM块 时钟网络和锁相环 DSP块 I/O 内嵌RAM块特性 内嵌RAM块特性 与RAM有关的问题 同步RAM与异步RAM RAM端口模式 RAM块实现移位寄存器 RAM块实现ROM 混合时钟模式 两端口同时访问同一地址 同步RAM与异步RAM 同步RAM：读写操作都需时钟控制，只在时钟沿处动作。接口简单，只要地址、数据及使能信号与时钟之间满足建立/保持时间即可。其好处是带宽可以做得很大，可以采用流水线结构，且同步电路利于时序分析。 异步RAM：读写操作与时钟无关，写接口需要用户自己产生一个写使能脉冲，且地址/数据要和该写使能脉冲之间满足建立/保持时间关系，每写一个数据，写使能必须翻转两次。 同步RAM的输出模式 Stratix的片内RAM都是同步RAM。所有的输入信号（地址、数据、读写使能等）都有经过一级固有的寄存器，而输出的数据信号有一级用户可选的寄存器。 Flow-through模式：只有输入