[工学]第3对章 vhdl设计初步.ppt

电子设计自动化EDA第3章　VHDL设计初步 殷伟凤 yinwf67@163.com Tel:651273 第3章　VHDL设计初步 概述 HDL：　Hardware Description Language VHSIC: Very High Speed Integrated Circuit 硬件描述语言 可以描述硬件电路的功能、信号连接关系及定时关系的语言 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语言。 VHDL起源于美国国防部的VHSIC,Verilog起源于集成电路的设计,ABEL则来源于逻辑器件的设计。 三者比较 （1）逻辑描述层次：行为级、RTL级和门电路级。 VHDL适合于行为级和RTL级的描述，最适合于描述电路的行为； Verilog和ABEL适用于RTL级和门电路级的描述，最适合描述门电路级。 （2）设计要求： 使用VHDL进行电子系统设计时可以不了解电路的内部结构，设计者所做的工作较少；使用Verilog和ABEL语言进行电子系统设计时需了解电路的详细结构，设计者需做大量的工作。 （3）综合过程： VHDL语言源程序的综合通常要经过行为级－RTL级－门电路级的转化，几乎不能直接控制门电路的生成。 Verilog语言和ABEL语言源程序的综合过程较为简单，经经过RTL级－门电路级的转化，易于控制电路资源。 （4）对综合器的要求