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第3章 时序逻辑基础 习题3 表3-4 SnXnZ 表3-4 Sn Xn Zn 0 1 S0 S0 S1 0 S1 S0 S2 0 S2 S3 S2 0 S3 S4 S0 0 S4 S0 S5 0 S5 S5 S1 1 Sn+1 输入序列： 1 1 1 0 0 1 0 1 状态序列：S0 S1 S2 S2 S3 S4 S5 S5 S1 输出序列： 0 0 0 0 0 1 1 0 最后一位输入后电路处于S1状态。 0 0 0 0 1 1 0 0 1 1 0 1 S0/0 S1/0 S2/0 S3/0 S4/0 S5/1 1 X Si/Z 图3-5 表3-5 表3-5 Xn Sn 0 1 A A/0 C/0 B A/0 C/1 C C/0 D/0 D A/0 B/0 Sn+1/Zn 3-2解 该电路的状态表如表3-5所示，为米里型电路。 输入序列： 1 0 1 1 1 0 1 状态序列： A C C D B C C D 输出序列： 0 0 0 0 1 0 0 最后一位输入后电路处于D状态。 3-3 解 逻辑符号如图3-8所示，真值表如表3-6所示，工作波形如图3-9所示。 Q Q Q S R 图3-8 表3-6 S R Qn+1 00 01 10 11 Qn 0 1 ? S R Q Q 图3-9 3-4 解 输出波形如图3-11所示。 CP CP S R 图3-10 Q Q 图3-11 3-5 解 Q端波形如图3-13所示。 3-6 CPD图3- CP D 图3-12 J CP K 图3-14 Q 图3-15 Q 图3-13 3-7 TCPQ T CP Q 图3-17 图3-16 图3-16 T CP Q Q 1T C1 3-8 CPQCP CP Q CP Q CP Q (a) (b) (c) 图3-19 JCPKPRCLR图3 J CP K PR CLR 图3-21 Q 1J 1J 1K C1 Q Q CP J K R S CLR PR 图3-20 3-10 解 Q1、Q0的输出波形 如图3-23所示。 CLKX CLK X Q1 Q0 图3-23 图3-22 1D CLK Q1 Q1 S R C1 1J 1K C1 Q0 Q0 R S X 3-11 解 8进制异步行波加法计数器电路如图3-24所示。 图3-24 图3-24 CLK 1D Q0 Q0 C1 1D Q1 Q1 C1 1D Q2 Q2 C1 3-12解 4进制异步行波可逆计数器电路如图3-25所示。 CLK CLK 图3-25 1J 1K C1 Q0 Q0 1J 1K C1 Q1 Q1 =1 X 1 1 1 1 3-13 解 5进制异步加法计数器电路如图3-26所示。 CLK CLK 1T Q0 Q0 S R C1 1 1 1T Q1 Q1 S R C1 1 1 1T Q2 Q2 S R C1 1 1 图3-26 3-14 解 8进制同步减法计数器电路如图3-27所示。 图 图3-27 1T Q0 Q0 C1 1T Q1 Q1 C1 1T Q2 Q2 C1 1 CLK 3-15 CLK图3-281J CLK 图3-28 1J 1K C1 Q0 Q0 1J 1K C1 Q1 Q1 =1 X 1 1 3-16 解 用7493构成的13进制和172进制计数器电路分别如图3-29和图3-30所示，因为13=(1101)2，172=16?10+12。 749 7493 CPA CPB R01 R02 QD QC QB QA CLK 图3-29 Z 图3-30 图3-30 Z 7493 CPA CPB R01 R02 QD QC QB QA CLK 7493 CPA CPB R01 R02 QD QC QB QA 3-17 分别用74163构成8421BCD和5421BCD加法计数器，并画出全状态图。 解 8421BCD加法计数器及全状态图如图3-31所示，采用同步清0方式变模。 1 1 1 74163 CO CLR CP P T QD QC QB QA LD D C B A CLK 1 0000 0001 0010 0011 0100 1001 1000 0111 0110 0101 1010 1011 1100 1101 1111 1110 图3-31 5421BCD加法计数器及全状态图如图3-32所示，采用预置方式变模。根据5421BCD码的编码规律，当QDQCQBQA=0100时，下一个CP脉冲应置入1000；当QDQCQBQA=1100