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FPGA 工程师面试试题集锦 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 4、什么是 Setup 和 Holdup 时间？（汉王笔试） 5、setup 和 holdup 时间,区别. （南山之桥） 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。（未知） 7 、解释 setup 和 hold time violation，画图说明，并说明解决办法。（威盛 VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的 时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个T 就是建立时间 -Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一 个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后， 数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信 号 需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不 满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间，那么超过量 就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微 电 子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫 竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法： 一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试） 常用逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。 11、如何解决亚稳态。（飞利浦－大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入 亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电 平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种 无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC 设计中同步复位与 异步复位的区别。（南山之桥） 13、MOORE 与 MEELEY 状态机的特征。（南山之桥） 14、多时域设计中,如何处理信号跨时域。（南山之桥） 15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。（飞利浦－大唐笔试） Delay period - setup – hold 16、时钟周期为 T,触发器 D1 的建立时间最大为 T1max，最小为 T1min 。组合逻辑电路 最大延迟为 T2max,最小为 T2min 。问，触发器 D2 的建立时间 T3 和保持时间应满足什 么条件。（华为） 17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock 的 delay,写出决 定最大时钟的因素，同时给出表达式。（威盛 VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题） 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。（威盛VIA 2003.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，