电子技术第8章 组合逻辑电路.pptVIP

逻辑图 本章小结 （1）组合逻辑电路是由门电路组合而成的，其特点是电路在任何时刻的输出只取决于当时的输入信号，与电路原来的状态无关。 分析组合逻辑电路的步骤：逻辑图写出逻辑式→逻辑式化简和变换→ 列真值表→ 分析逻辑功能。 设计组合逻辑电路的步骤：实际逻辑问题列出真值表→写出逻辑表达式→逻辑表达式化简和变换→画出逻辑图。 （2）常用的组合逻辑电路： 加法器：实现二进制数加法运算的电路。 数值比较器：对两组数据进行比较。 编码器：可以将十进制、符号、指令等转换为二进制数码。 译码器：将二进制数码转换成对应的信号输出。 数据选择器：从多个输入信号选择一个输出。 （3）利用二进制译码器以及少量的门电路可以实现组合逻辑函数，并且比仅用门电路的组合来实现更简单。 作业 P220~211: 习题8.4(a)， 8.16， 8.17 ， 8.33(2) ， 8.34(1) ， 8.35(1) 。 练习题 2．组合逻辑电路的竞争冒险是由于（ ）引起的。 A．电路不是最简 B．电路有多个输出 C．电路中存在延迟 D．电路中使用不同的门电路 1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 一致 ，与电路原来所处的状态 无关 。 3．全加器逻辑符号如下图所示，当Ai=“0”，Bi=“0”，Ci-1=“1”时，Ci和Si分别为（ ）。 A．Ci=0，Si=1 B．Ci=1，Si=0 C．Ci=1，Si=1 D．Ci=0，Si=0 4．在常用的组合电路中，编码器与（ ）操作相反。 A．加法器 B．数值比较器 C．译码器 D．数据选择器 * 8.2.1 加法器 8.2 加法器与数值比较器 加法器：能实现二进制加法运算的逻辑电路。 半加：能实现两个1位二进制数相加而求得和及，不考虑来自低位的进位。 全加：实现两个1位二进制数相加，且考虑来自低位的进位。 进位 如： 0 0 0 0 1 1 + 1 0 1 0 0 1 0 0 进位 如： 0 0 0 0 1 1 + 1 0 1 0 1 0 1 0 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 1. 半加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 2. 全加器 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 3. 串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器。 设A＞B时F1＝1；A＜B时F2＝1；A＝B时F3＝1。得1位数值比较器的真值表。 1位数值比较器 8.2.2 数值比较器 逻辑表达式 逻辑图 N=2n个 n位 编码器 高低电平信号 二进制代码 将输入信号编成二进制代码的电路。 实现编码操作的电路称为编码器。 8.3 编码器 8.3.1 二进制编码器 输入8个互斥的信号输出3位二进制代码 3位二进制编码器真值表 逻辑表达式 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。 设二进制译码器的输入端为n个，则输出端为N=2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。 8.4 译码器 8.4.1 二进制译码器 译码是编码的逆过程。 3位二进制译码器真值表 输入：3位二进制代码； 输出：8个互斥的信号 逻辑表达式 逻辑表达式 逻辑图 电路特点：与门组成的阵列 74LS138 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 逻辑功能示意图 3 线 － 8 线译码器 74LS138 3位二进制码输入端 8个译码输出端，低电平有效。 　　使能端 S1 高电平有效， S2、S3 低电平有效，即当 S1 = 1， S2 = S 3 = 0 时译码，否则禁止译码。 选通控制端、使能端 3线－8线译码器74LS138的真值表 S 1 S 2 +S 3 A 2 A 1 A 0 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 0 x x x x 1 1 1 1 1 1 1 1 x 1 x x x 1 1 1 1 1 1 1