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4.1 简单的触发器设计 定义：能够存储一位二进制量信息的基本单元电路通常称为触发器。 特点： 为了记忆一位二值量信息，触发器应有两个能自行保持的稳定状态，分别用来表示逻辑0和1，或二进制的0和1。 在适当输入信号作用下，触发器可从一种稳定状态翻转为另一种稳定状态；并且在输入信号消失后，能保持翻转后的状态。 4.1.1 RS触发器设计 基本RS触发器 与非门基本RS触发器的真值表 4.1.2 RS触发器设计 同步RS触发器 基本RS触发器的特点是直接受触发脉冲控制，只要置0或置1信号一出现，输出状态即随之发生翻转，或仍处于原状态。但在实际中往往要求触发器状态的翻转受统一的时钟脉冲控制，这个时钟脉冲也称同步信号（clock pulse，简称CP）。 同步RS触发器的逻辑图 同步RS触发器的真值表 4.2.2 D触发器设计 基本D触发器的真值表 4.3 74系列数字电路设计 译码器是组合电路的一部分，数字系统处理和加工的信号都是由代码组成的，译码器的功能就是把代码的特定含义“翻译”出来，将其转变为对应的控制信号。 74LS138是一款3-8二进制译码器，它具有3个输入端、3个控制端及8个输出端。 74系列数字电路设计 由74LS138译码器的逻辑图可以看出，只有当控制端 为“1、0、0”时，才会在输出的某一端（由输入端A0、A1、A2的状态决定）输出低电平信号，其余的输出端仍为高电平。 下表列出了74LS138的真值表。 74LS138真值表 74系列数字电路设计 无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。 4.4 乘法器设计 乘法器流程 4.5 除法器设计 定点原码移位除法是将除数放入R2，被除数放入R1，R0放余数。其实现过程如图： 以7除以2为例，其过程如下表。 除法器的外部接口 * * FPGA组合逻辑设计技术 Q ＆ ＆ Q S R 两互补输出端 两输入端 输入 输出 功能说明 0 0 不定 不定 禁止 1 0 1 0 置1 0 1 0 1 置0 1 1 保持 保持 保持 C D CP A B Q Q S R 给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。这种触发器称为同步触发器。 CP＝0时，触发器保持原来状态不变。 CP＝1时，工作情况与基本RS触发器相同。 在RS触发器的基础上，增加一个与非门，使信号D从S端输入，D经非门后从R端输入，即可构成同步式D触发器。D触发器是最常用的触发器，其他时序电路（包括其他触发器）都可以由D触发器外加一部分组合逻辑电路转换而来。 置1 1 1 0 1 1 1 1 1 置0 0 0 0 1 0 0 1 1 状态不变 0 1 0 1 X X 0 0 说明 D CP D触发器在CP高电平作用时，触发器的 随D的状态而定。 两个N位二进制数的乘积用X和A= 表示，按“手工计算”的方法给出公式如下。 下面的例子就是采用了这种“手工计算”方法来进行两个8位整数相乘 0001 0011 5.R0右移 0010 0011 4.左移1位 0001 0001 3.商1 0001 0001 2.减去0010 4 0011 0001 4.左移1位 0001 1000 3.商1 0001 1000 2.减去0010 3 0011 1000 4.左移1位 0001 1100 3.加0010，商0 1111 1100 2.减去0010 2 0001 1100 4.左移1位 0000 1110 3.加0010，商0 1110 1110 2.减去0010 1 0000 1110 1.左移，商0 0000 0111 初始值 0 余数商（R0R1） 步 骤 循环