大学生电子方案设计书大赛三等奖简易数字信号传输性能分析仪.docVIP

PAGE \* MERGEFORMAT 17 简易数字信号传输性能分析仪（E题） 摘要：本题设计一个基于FPGA的数字信号传输性能分析仪，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随机码进行一定处理后，模拟加性噪声，伪随机码叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，则在接收端接收到的是有一定噪声的数字信号，在接收端进行一定的数字信号处理，最终输出用示波器来判断传输性能。 关键词： FPGA , 伪随机码 , 时钟提取 , 眼图 目录 系统设计3 1.1 总体设计方案4 1.2理论分析与计算5 1.2.1低通滤波器设计5 1.2.2 m序列数字信号6 1.2.3 同步信号提取 1.2.4 眼图显示方法7 1.2.5 曼切斯特编码8 1.3 方案论证与选择9 1.3.1 控制部分方案论证与选择9 1.3.2数字信号发生方案论证与选择10 1.3.3 低通滤波器方案论证与选择11 2. 单元电路设计12 2.1 数字信号发生器的设计12 2.2 伪随机信号发生器的设计13 2.3 数字信号分析电路设计14 3. 软件设计15 4．系统测试16 4.1 数据率测试 4.2滤波器测试 4.3 伪随机码测试 5. 结论 参考文献 附 录 附录1.主要元器件清单 附录2：仪器设备清单 附录3：原理图清单 附录4：程序清单 系统设计 1.1总体设计方案 题目要求设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时设计三个低通滤波器和一个伪随机信号发生器来模拟传输信道。 图1-1简易数字信号传输性能分析仪框图 1.1.1总体方案选择与论证 方案一：用FPGA可编程逻辑器件作为控制及数据处理的核心，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随机码进行一定处理后，模拟加性噪声，伪随机码叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，在接收端进行一定的数字信号处理，最终输出用示波器来判断传输性能。其系统框图如图1-3。 图1-2 方案一系统框图 方案二：采用80C51单片机为控制核心，其系统框图如图1。对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控制将数据送至D/A输出。 图1-3 方案二系统框图 这种方案结构较为简洁，但在满足题目的实时采样频率的要求下，A/D的最高采样速度达1MHz，由普通单片机直接处理这样速率的数据难以胜任，采用高档单片机甚至采用DSP芯片，将大大增加开发的难度。而且目前常用的外接RAM芯片时钟周期一般为40MHz～50MHz，难以达到高速的要求。 由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理。 综上所述比较可知，方案一既可满足题设基本要求又能充分发挥扩展部分，电路简单，易于控制，所以采用该方案。 1.2 理论分析与计算 1.2．1 低通滤波器设计 题目要求设计三个低通滤波器，用来模拟传输信道的幅频特性。并且要求每个滤波器带外衰减不少于40Db/十倍频程；滤波器的通带增益在0.2-0.4范围内可调。三个滤波器的截止频率分别为100KHz,200KHz,500KHz，截止频率误差绝对值不大于10%。 一阶有源低通滤波器电路简单，幅频特性衰减斜率只有-20dB/十倍频程，因此在附近选择性差，希望衰减斜率越陡越好，只有增加滤波器的阶数来实现。 为达到题目要求，采用三阶低通滤波器来实现其功能。下面是设计的截止频率分别为100KHz,300KHz,500KHz的三个满足要求的滤波器原理图。 图1-4 滤波器1 截止频率100KHz 图1-5 滤波器2 截止频率200KHz 图1-6 滤波器2 截止频率500KHz 调幅电路 在低通滤波器之后，加一个调幅电路。调制信号V2。调幅电路原理图如下。 图1-7 调幅电路 1.2.2 m序列数字信号 m序列是最长线性移位寄存器序列，它由带非线性移位寄存器产生周期最长的一种序列。 以下是m序列产生的原理框图，具体生成方法及其过程。 图 1-8 线性反馈移位寄存器 设n级移位寄存器的初始状态为：,经过一次移位后，状态变为。经过n次移位后，状态为,图3-1所示就是这一状态。再移位一次时，移位寄存器左端新得到的输入,按图中线路连接关系，可以写为 dn=c1dn-1⊕ 因此，一般来说，对于任意一状