systemver'ilog断言快速教学课件.doc

-_ Bind: very useful in systemverilog. Assertion: 1．## “a ##3 b”意思是a 之后3个周期b…. 2．“|->”表示如果先行算子匹配，后序算子在同一周期开始计算 3．“|=>” 表示如果先行算子匹配，后序算子在下一个周期开始计算 4．重复操作符： * 连续重复 “[*m]”: “a[*1:3]” 表示a被连续重复1~3次 ** 跳转重复 “[->]”: “a[->3]” 表示a被跳转重复3次 *** 非连续重复 “[=m]”: “a[=3]” 表示a被非连续重复3次 芯片设计：verilog断言（SVA）语法 ????断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法： 1. SVA的插入位置：在一个.v文件中： ????????????????module ABC (); ???????????????????rtl 代码 ???????????????????SVA断言 ????????????????endmodule ???注意：不要将SVA写在enmodule外面。 2. 断言编写的一般格式是： ???【例】 断言名称1：assert property(事件1) ??????//没有分号 ??????????$display("........",$time); ????????????//有分号 ??????????else ??????????$display("........",$time); ????????????//有分号 ??????????断言名称2：assert property(事件2) ??????????$display("........",$time); ??????????else ??????????$display("........",$time); ???断言的目的是：断定“事件1”和“事件2”会发生，如果发生了，就记录为pass，如果没发生，就记录为fail。注意：上例中没有if，只有else，断言本身就充当if的作用。 ???上例中，事件1和事件2可以用两种方式来写： ???(1) 序列块：?sequence name; ??????????????????????。。。。。。。。。;? ????????????????endsequence ???(2) 属性块： property name; ??????????????????????。。。。。。。。。; ????????????????endsequence ????从定义来讲，sequence块用于定义一个事件（砖），而property块用于将事件组织起来，形成更复杂的一个过程（楼）。sequence块的内容不能为空，你写乱字符都行，但不能什么都没有。sequence也可以包含另一个sequence, 如： ????????????????????sequence s1; ????????????????????????s2(a,b); ????????????????????endsequence ?//s1和s2都是sequence块 ????sequence块和property块都有name，使用assert调用时都是：“assert property(name);” ????在SVA中，sequence块一般用来定义组合逻辑断言，而property一般用来定义一个有时间观念的断言，它会常常调用sequence，一些时序操作如“|->”只能用于property就是这个原因。 ????? ???注：以下介绍的SVA语法，既可以写在sequence中，也可以写在property中，语法是通用的。 3. 带参数的property、带参数的sequence ???property也可以带参数，参数可以是事件或信号，调用时写成：assert property (p1(a,b)) ???被主sequence调用的从sequence也能带参数，例如从sequence名字叫s2，主sequence名字叫s1: ??????????sequence s1; ?????????????s2(a,b); ??????????endsequence 4. property内部可以定义局部变量，像正常的程序一样。 ???????????property p1; ??????????????int cnt; ??????????????..................... ???????????endpropert