3DIC技术发展的驱动力及其路线图-SMTChina表面组装技术.PDF

专 栏 Column 3DIC 技术发展的驱动力及其路线图 经过 15 年有针对性的研发之后， 采用TSV 技术来将多个芯片堆 微凸点的尺寸并有望节约总共4 cm2 硅通孔（TSV ）技术已经被用 叠成为一个具有完整功能的系统是形 的硅芯片面积。3D 叠层能够提供在 于各种应用当中。图 1 展示了业界已 成大规模生产的关键问题，封装技 器件设计及其性能之间的平衡，因此 成熟的几种不同类型三维（3D ）集 术专家以及SemiMD 博客作者Phil 最好的结果将会是由3DIC 技术来提 成电路的发展路线图。它的第一级别 Garrou 在2015 年的ConFab 会议上报 供，在这里所谓的划区分割也可以在 划分（partitioning ）是在互连线层面 告：Hynix 公司已经准备推出第二代 栅级或晶体管层面上来重新定义。例 上，即是为了保证可靠地实现芯片功 的大带宽存储器（HBM 2 ）产品来应 如，一个现代的8 核微处理器会有超 能所需的所有单元工艺及其集成。例 用于如图形计算等高性能计算（HPC ） 过50% 的硅片面积用于三级缓存存 如像Global Foundries 这样国际领先 中，它类似于Nvidia 公司的Pascal 储器和IO 电路，从2D 转换到3D 器 的IC 代工厂，它已经利用5 微米线 和AMD 公司的Greenland 产品。 件结构将有望把总的互连线长度及其 宽的互连线来实现块区与块区（block- 2 的标准硅片面积， 功耗减少50% 以上。 对于一个1 cm to-block ）间的集成连线，用以制造逻 宽带-IO 存储器需要有 1600 个信号 在TSV 工艺集成中，基于高宽 辑芯片和存储器芯片的叠层结构，如 引脚（不计入额外的电源和接地引 比（H:W ）的固有阈值决定了其工艺 混合型存储立方体（HMC ）3D 集成 脚），因此如今需要采用数千个TSV 的成本和难度： 器件。 来形成高性能叠层DRAM ，而在一 - 高宽比10:1 是使用相对较低成本 Eric Beyne 是imec 的先进封装 些性能更为先进的存储器结构中，所 的物理气相沉积（PVD ）工艺淀积 和互连（API ）部门的科技主任，他 需要的TSV 数量则可能会扩大10 倍。 Cu 阻挡层/ 籽晶层（B/S ）的极限值。 在采访中表示：“我们在复杂的高 对于宽带-IO HVM-2 或宽带-IO2 ， - 高宽比20:1 是使用原子层沉积 端SOC 设计中已经使用了插入层 由IO 电路所消耗的硅片面积可能会 （ALD ）工艺来淀积Cu 阻挡层/ （interposers ）技术，并且具有很好 增大到6 cm2 ，因此具有更短垂直互 籽晶层（B/S ）的极限值，也是远 的良品率”。Beyne 说：“对一个系统 连长度的3D 叠层将可省略很多芯片 期发展路线图中使用非电镀沉积 公司而言，一旦你决定走3D 技术路 上具有的驱动器电路，使得可以缩小 （ELD ）工艺对1.5 ×30μm 通孔进 线，那么你就不 可能再倒退了”。 “例如，如果你需 要大带宽的存储 器，那么你就必 须采用某种类型 的3D 技术，这 类事件的进程就 发生在现在”。 Beyne 在2015 年 7 月 13 日在San Francisco 举行的 imec 技术论坛上 讨论了有关由3D 应用所驱动的3D 图1. 根据互连层面来对当今的3D技术进行分类，展示了典型两层电路芯片进行堆叠后的剖面图，还指明了在接触区节距上进行缩小的 技术发展问题。 计划。（来源：imec ） 26 2016年2 / 3月 SMT China Colu