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《集成电路设计基础》 《集成电路设计基础》 山东大学 信息学院 刘志军 上次：第2章 集成电路材料、结构与理论 2.1 引言 2.2 集成电路材料 2.3 半导体基础知识 2.4 PN结与结型二极管 2.5 双极型晶体管 2.6 金属半导体场效应晶体管MESFET 2.7 MOS晶体管的基本结构与工作原理 第3章 集成电路工艺简介 3.1 引言 3.2 外延生长工艺 3.3 掩模的制版工艺 3.4 光刻工艺 3.5 掺杂工艺 3.6 绝缘层形成工艺 3.7 金属层形成工艺 3.1 引言 *为何要介绍IC制造工艺？ *集成电路设计人员虽然不需要直接参与集成电路的工艺流程和掌握工艺的细节，但了解集成电路制造工艺的基本原理和过程，对于集成电路设计大有裨益。 *本章简单介绍集成电路的基本加工工艺。 *这些工艺可应用于各类半导体器件和集成电路的制造过程。 无生产线集成电路设计技术 随着集成电路发展的过程，其发展的总趋势是革新工艺、提高集成度和速度。 设计工作由有生产线集成电路设计到无生产线集成电路设计的发展过程。 无生产线（Fabless）集成电路设计公司。如美国有200多家、台湾有100多家这样的设计公司。 代客户加工（代工）方式 芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。 代工方式已成为集成电路技术发展的一个重要特征。 无生产线设计与代工方式的关系图（S图） PDK文件 首先，代工单位将经过前期开发确定的一套工艺设计文件PDK（Pocess Design Kits)通过因特网传送给设计单位。 PDK文件包括：工艺电路模拟用的器件的SPICE参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔（VIA）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（DRC）、参数提取（EXT）和版图电路对照（LVS）用的文件。 电路设计和电路仿真 设计单位根据研究项目提出的技术指标，在自己掌握的电路与系统知识的基础上，利用PDK提供的工艺数据和CAD/EDA工具，进行电路设计、电路仿真（或称模拟）和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成通常称之为GDS-Ⅱ格式的版图文件。再通过因特网传送到代工单位。 掩模与流片 代工单位根据设计单位提供的GDS-Ⅱ格式的版图数据，首先制作掩模（Mask），将版图数据定义的图形固化到铬板等材料的一套掩模上。 一张掩模一方面对应于版图设计中的一层的图形，另一方面对应于芯片制作中的一道或多道工艺。 在一张张掩模的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序的固化到芯片上。这一过程通常简称为“流片” 参数测试和性能评估 设计单位对芯片进行参数测试和性能评估。符合技术要求时，进入系统应用。从而完成一次集成电路设计、制造和测试与应用的全过程。 否则再进行改进和优化，才能进入下一次循环直至成功。 代工工艺 代工（Foundry）厂家很多，如： 无锡上华（0.6/0.5 ?mCOS和4 ?mBiCMOS工艺) 上海先进半导体公司(1 ?mCOS工艺) 首钢NEC(1.2/0.18 ?mCOS工艺) 上海华虹NEC(0.35 ?mCOS工艺) 上海中芯国际(8英寸晶圆0.25/0.18 ?mCOS工艺) 在建、筹建半导体厂家 宏力 8英寸晶圆0.25/0.18 ?mCOS工艺 华虹 NEC 8英寸晶圆0.25?mCOS工艺 台积电(TSMC) 在松江筹建 8英寸晶圆0.18 ?mCOS工艺 联华(UMC) 在苏州筹建 8英寸晶圆0.18 ?mCOS工艺等等。 境外代工厂家一览表 芯片工程与多项目晶圆计划 FF(Fabless and Foundry)模式 工业发达国家通过组织无生产线IC设计的芯片计划来促进集成电路设计的专业发展、人才培养、技术研究和中小企业产品开发，而取得成效。 这种芯片工程通常由大学或研究所作为龙头单位负责人员培训、技术指导、版图汇总、组织芯片的工艺实现，性能测试和封装。大学教师、研究生、研究机构、中小企业作为工程受益群体，自愿参加，并付一定费用。 多项目晶圆MPW 多项目晶圆MPW（multi-project wafer)技术服务是一种国际科研和大学计划的流行方式。 MPW技术把几到几十种工艺上兼容的芯片拼装到一个宏芯片（Macro-Chip）上然后以步进的方式排列到一到多个晶圆上，制版和硅片加工费用由几十种芯片分担，极大地降低芯片研制成本，在一个晶圆上可以通过变换版图数据交替布置多种宏芯片。 芯片工程与多项目晶圆计划 代工单位与其他单位关系图 集成电路