杭电计组实验4-寄存器堆设计实验.docVIP

实用文案 标准文档 实验报告 2018 年 5 月 12 日 成绩： 姓名 阳光男 学号班级专业 计算机科学与技术 课程名称 《计算机组成原理与系统结构试验》 任课老师 张翔老师 指导老师 张翔老师 机位号 默认 实验序号 4 实验名称 《实验四 寄存器堆设计》 实验时间 2018/5/12 实验地点 1教211 实验设备号 个人电脑、Nexys3开发板 一、实验程序源代码 1.寄存器堆模块代码： module Register_file(R_Addr_A,R_Addr_B,W_Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B); input [4:0]R_Addr_A; input [4:0]R_Addr_B; input [4:0]W_Addr; input Write_Reg; input [31:0]W_Data; input Clk; input Reset; output [31:0]R_Data_A; output [31:0]R_Data_B; reg [31:0]REG_Files[0:31]; reg [5:0]i; initial//仿真过程中的初始化 begin for(i=0;i=31;i=i+1) REG_Files[i]=0; end assign R_Data_A=REG_Files[R_Addr_A]; assign R_Data_B=REG_Files[R_Addr_B]; always@(posedge Clk or posedge Reset) begin if(Reset) for(i=0;i=31;i=i+1) REG_Files[i]=0; else if(Write_RegW_Addr!=0) REG_Files[W_Addr]=W_Data; end endmodule 2.顶层电路模块代码： module Top_Register_file(Addr,Write_Reg,C1,C2,Clk,Reset,LED); input [4:0]Addr; input [1:0]C1;//C1选择32位数据输出哪八位字节 input Write_Reg,C2,Clk,Reset;//C2选择读A/B端口的数据 output reg [7:0]LED; wire [31:0]R_Data_A,R_Data_B; reg [31:0]W_Data; reg[4:0] A,B; Register_file reg1(A,B,Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B); always@(Addr or Write_Reg or C1 or C2 or R_Data_A or R_Data_B) begin A=0; B=0; LED=0; W_Data=0; if(!Write_Reg)//读操作Write_Reg=0 begin if(!C2) begin A=Addr; case(C1) 2b00:LED=R_Data_A[7:0]; 2b01:LED=R_Data_A[15:8]; 2b10:LED=R_Data_A[23:16]; 2b11:LED=R_Data_A[31:24]; endcase end else begin B=Addr; case(C1) 2b00:LED=R_Data_B[7:0]; 2b01:LED=R_Data_B[15:8]; 2b10:LED=R_Data_B[23:16]; 2b11:LED=R_Data_B[31:24]; endcase end end else//写操作 begin case(C1) 2b00:W_Data=32h0000_0003; 2b01:W_Data=32h0000_0607; 2b10:W_Data=32hFFFF_FFFF; 2b11:W_Data=32h1111_1234; endcase end end endmodule 3.测试代码 module test; // Inputs reg [4:0] R_Addr_A; reg [4:0] R_Addr_B; reg [4:0] W_Addr; reg Write_Reg; reg [31:0] W_Data; r